[发明专利]一种可集成功率半导体器件及其制造方法

权利要求书

1.一种可集成功率半导体器件，其特征在于：包括集成于同一芯片上的纵向高压器件（1）、第一高压pLDMOS器件（2）、高压nLDMOS器件（3）、第二高压pLDMOS器件（4）、低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）和低压Diode器件（8），所述第一高压pLDMOS器件（2）、高压nLDMOS器件（3）、第二高压pLDMOS器件（4）、低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）和低压Diode器件（8）之间均采用介质隔离，实现高压器件和低压器件完全隔离，第一高压pLDMOS器件（2）、高压nLDMOS器件（3）采用多沟道设计，第二高压pLDMOS器件（4）采用单沟道设计；

所述纵向高压器件（1），包括衬底（000），位于衬底（000）上方的第二导电类型外延层（201），位于第二导电类型外延层（201）中且紧密相连的元胞区C_n，位于第二导电类型外延层（201）上表面的场氧介质层（301）、位于场氧介质层（301）上表面的金属前介质（302）、及金属前介质（302）上方的金属场板（523）、以及位于场氧介质层（301）下方等间距排列的第一导电类型场限环（101）；所述元胞区C_n包括：位于元胞区两侧的第一导电类型第一体区（103），以及位于第一导电类型第一体区（103）中相邻接触的第二导电类型第一发射极或源极接触（200）和第一导电类型第一发射极或源极接触（100），与第二导电类型第一发射极或源极接触（200）以及第一导电类型第一发射极或源极接触（100）接触的第一发射极或源极金属（500），位于元胞区C_n中间上表面的第一栅介质层（303），位于第一栅介质层（303）上表面的第一栅电极（401）；

所述第一高压pLDMOS器件（2），位于第二介质槽（312）与第二注氧层（310）构成的隔离区域内，第二注氧层（310）与第二介质槽（312）连接构成隔离区域，第二多晶硅填充物（407）位于第二介质槽（312）内部，所述第一高压pLDMOS器件（2）还包括：位于包括第二注氧层（310）、第二介质槽（312）与第二多晶硅填充物（407）的隔离区域内部的第一导电类型第一漂移区（122），位于第一导电类型第一漂移区（122）一侧的第二导电类型第一体区（214）、位于第一导电类型第一漂移区（122）另一侧的第一导电类型第一场阻区（119），位于第二导电类型第一体区（214）内部两侧且与第二源极金属（517）接触的第一导电类型第二源极接触（117），位于第一导电类型第二源极接触（117）之间且与第二源极金属（517）接触的第二导电类型第二源极接触（213），位于第一导电类型第一场阻区（119）中且与第一漏极金属（518）接触的第一导电类型第一漏极接触（118），位于第一导电类型第一漂移区（122）上表面的第二栅介质层（307）、第二栅介质层（307）上表面的第二栅电极（405），位于第一导电类型第一漂移区（122）上表面且位于第二导电类型第一体区（214）与第一导电类型第一场阻区（119）之间的场氧介质层（301），以及位于场氧介质层（301）与第二栅电极（405）上表面的金属前介质（302）；

所述高压nLDMOS器件（3），位于第三介质槽（313）与第三注氧层（311）构成的隔离区域内，第三注氧层（311）与第三介质槽（313）连接构成隔离区域，第三多晶硅填充物（408）位于第三介质槽（313）内部，所述高压nLDMOS器件（3）还包括：位于包括第三注氧层（311）、第三介质槽（313）与第三多晶硅填充物（408）的隔离区域内部的第二导电类型漂移区（219），位于第二导电类型漂移区（219）一侧的第一导电类型第二体区（121）、位于第二导电类型漂移区（219）另一侧的第二导电类型第一场阻区（217），位于第一导电类型第二体区（121）内部两侧且与第三源极金属（519）接触的第二导电类型第三源极接触（215），位于第二导电类型第三源极接触（215）之间且与第三源极金属（519）接触的第一导电类型第三源极接触（120），位于第二导电类型第一场阻区（217）中且与第二漏极金属（520）接触的第二导电类型第一漏极接触（216），位于第二导电类型漂移区（219）上表面的第三栅介质层（308）、位于第三栅介质层（308）上表面的第三栅电极（406），位于第二导电类型漂移区（219）上表面且位于第一导电类型第二体区（121）与第二导电类型第一场阻区（217）之间的场氧介质层（301），以及位于场氧介质层（301）与第三栅电极（406）上表面的金属前介质（302）；

所述第二高压pLDMOS器件（4），位于第四介质槽（314）与第四注氧层（315）构成的隔离区域内，第四注氧层（315）与第四介质槽（314）连接构成隔离区域，第四多晶硅填充物（409）位于第四介质槽（314）内部，所述第二高压pLDMOS器件（4）还包括：位于包括第四注氧层（315）、第四介质槽（314）与第四多晶硅填充物（409）的隔离区域内部的第一导电类型第二漂移区（124），位于第一导电类型第二漂移区（124）外一侧的第二导电类型第二体区（222）、位于第一导电类型第二漂移区（124）内另一侧的第一导电类型第二场阻区（128），位于第二导电类型第二体区（222）内部靠近第一导电类型第二漂移区（124）一侧且与第四源极金属（521）接触的第一导电类型第四源极接触（126），位于第二导电类型第二体区（222）内远离第一导电类型第二漂移区（124）一侧且与第四源极金属（521）接触的第二导电类型第四源极接触（221），位于第一导电类型第二场阻区（128）中且与第三漏极金属（522）接触的第一导电类型第二漏极接触（127），位于第一导电类型第二漂移区（124）与第二导电类型第二体区（222）上表面的第四栅介质层（316）、位于第四栅介质层（316）上表面的第四栅电极（410），位于第一导电类型第二漂移区（124）上表面且位于第二导电类型第二体区（222）与第一导电类型第二场阻区（128）之间的场氧介质层（301），以及位于场氧介质层（301）与第四栅电极（410）上表面的金属前介质（302）；

所述低压NMOS器件（5）、低压PMOS器件（6）、低压NPN器件（7）与低压Diode器件（8），均位于第一介质槽（309）与第一注氧层（306）构成的隔离区域内，第一注氧层（306）与第一介质槽（309）连接构成隔离区域，第一多晶硅填充物（404）位于第一介质槽（309）内部。