[发明专利]晶片级芯片尺度半导体封装

说明书

技术领域

本发明涉及晶片级芯片尺度半导体封装以及形成晶片级芯片尺度半导体封装的方法。

背景技术

使半导体装置小型化的持续趋势已导致使装置封装小型化而不影响装置的电性能的需要。此类装置应具有最小面积或占据面积和高度，从而使得此类装置能够安装在例如PCB(印刷电路板)等具有有限面积和余裕空间的载体上。

发明内容

实施例涉及一种形成晶片级芯片尺度半导体封装的方法，所述方法包括：提供其中形成有腔体的载体；在所述腔体的基底部分和侧壁部分处形成电触点；将半导体裸片放置在所述腔体的所述基底中；将所述半导体裸片的接合衬垫连接到所述电触点；囊封所述半导体裸片；以及移除所述载体以露出所述电触点，使得所述电触点直接布置在囊封材料上。

在一实施例中，所述载体可以通过蚀刻加以移除。所述电触点可以通过镀覆所述腔体的基底和侧壁而形成。形成所述电触点可以进一步包括镀覆所述载体的上部主表面。所述电触点可以通过粗镀敷工艺加以形成。所述电触点可以包括镍。所述电触点可以形成所述晶片级芯片尺度半导体封装的端子。

实施例还涉及一种晶片级芯片尺度半导体封装，包括：囊封于囊封材料中的半导体裸片，所述囊封具有侧壁和基底；多个电触点，其中所述多个电触点中的每一者直接布置在所述囊封材料上；所述半导体裸片的接合衬垫连接到相应电触点，其中所述电触点中的所述每一者从所述囊封材料的基底部分延伸到侧壁部分。

所述电触点可以经过粗镀敷。所述电触点可以包括镍。所述电触点可以形成晶片级芯片尺度半导体封装的端子。

附图说明

现将参考附图仅借助于例子进一步描述诸实施例，在附图中：

图1A示出具有腔体和形成于所述腔体中的电触点的载体的横截面图；

图1B示出具有布置于腔体中的半导体裸片的载体的横截面图；

图1C示出具有布置于腔体中的经囊封半导体裸片的载体的横截面图；

图1D示出移除载体的经囊封半导体裸片的横截面图；

图1E示出被单分的经囊封半导体裸片的横截面图；

图1F示出根据一实施例的晶片级芯片尺度半导体封装的横截面图；

图2A示出具有细长腔体和形成于所述腔体中的电触点的载体的平面图；

图2B示出具有布置于腔体中且接合到电触点的半导体裸片的载体的平面图；

图2C示出具有布置于腔体中且接合到电触点的半导体裸片的载体的平面图；

图2D示出穿过图2A的线A-A'的横截面图；

图3A示出具有布置于腔体中的经囊封半导体裸片的载体的横截面图；

图3B示出根据一实施例的晶片级芯片尺度半导体封装的横截面图；

图4A示出具有布置于腔体中的半导体裸片的载体的横截面图；

图4B示出具有布置于腔体中的经囊封半导体裸片的载体的横截面图；

图4C示出在任选地将囊封研磨到载体之后的晶片级芯片尺度封装；

图4D示出在移除载体之后的经囊封半导体裸片的横截面图；

图4E示出在单分之后的经囊封半导体裸片的横截面图；以及

图4F示出在研磨囊封之后的晶片级芯片尺度封装。

具体实施方式

在诸图和以下描述中，相同参考数字指代相同特征。