[发明专利]用于半导体器件的表面耐压区、半导体器件和电容器

说明书

技术领域

本发明涉及半导体器件，特别是涉及横向高压器件的表面耐压区及纵向高压器件的结边缘区。

背景技术

在参考文献1(X.B.Chen，et al.，“Theory of optimum design of reverse-biased p-n junction using resistive field plates and variation lateral doping”，Solid-State Electronics，Vol.35，No.8，pp.1365-1370(1992))中公开了与衬底掺杂(下面设为p^-型)反型的表面耐压区(下面设为n型)的最佳掺杂密度。图1(a)示出用这种耐压层作叉指条图形的二极管的一个元胞的结构图，图中1代表p^-型衬底区，2代表n⁺型接触区，3代表p⁺型接触区，4代表表面耐压层的n型区，A代表阳极，K代表阴极，耐压区是坐标x＝0到x＝L的一段区域。图1(b)的实线表示在一定距离L下为了得到最高击穿电压所需的最佳表面杂质电荷密度D，这里，D₀＝qN_BW_pp，q代表电子电荷，W_pp代表同衬底(p^-)浓度下单边突变平行平面结(n⁺-p^-结)的耗尽层厚度，N_B为衬底的受主浓度，而D₀代表这时n⁺区的耗尽层电荷密度。图中所示是L＝2W_pp的情形，由此所得到表面耐压区可以承受同衬底单边突变平行平面结的击穿电压的95％。该图中的虚线5、6及7段代表用三段均匀表面杂质电荷来代替实线所表示的最佳情形。用这种三段近似所得的击穿电压只比实线所得的略低。图1(c)及图1(d)分别表示在最佳表面变掺杂的条件下表面的横向电场E_x及表面电位V的分布情况。图中的E_crit及V_Bpp分别代表同衬底掺杂浓度下的单边突变平行平面结在击穿时的最大电场及击穿电压。图1(e)示意地画出了一种三段均匀表面杂质电荷的实施方法。在这里，表面耐压区有一个均匀施主密度的n型区4，其电荷密度超过图1(b)虚线中5段的最大电荷密度。在这个n型区4的顶部有一个薄的p型区8，它的受主密度也是均匀的，但并不全部覆盖于n型区4之上。在该图中p型区8覆盖最少的部分(即含图中A及A’点的部分)，n区4的施主电荷和p区8的受主电荷的共同作用产生的平均电荷密度等于图1(b)的三段近似的虚线段5。在该图的中间部分，p型区8有较多部分覆盖于n型区4之上，使得这一部分的施主电荷和受主电荷的共同作用产生的平均电荷密度等于图1(b)的三段近似的虚线段6。而在该图的右边部分，p型区8全部覆盖于n型区4之上，使得这一部分的平均电荷密度等于图1(b)的三段近似的虚线段7。这种方法就是上述的利用异位杂质补偿作用的方法。

显然，作为近似的段数越多，则得到的击穿电压越接近于图1(b)实线达到的效果。

但是上述的异位杂质补偿方法可能会在CMOS或BiCMOS工艺中没有合适的p型区8剂量或合适的n型区4剂量可用。此外，在深亚微米工艺的条件下，n型漂移区4本身就很薄，从而该区施主浓度很高，导致迁移率很小。因此用该技术做的横向n-MOST的比导通电阻很大。再则，如n型区4上面有p型区8覆盖，则对应的n型区4厚度更小，比导通电阻更大。此外，正如在参考文献2(X.B.Chen，“Lateral high-voltage devices using an optimized variational lateral doping”，Int.J.Electronics.Vol.83，No.3，pp.449-459(1996))一文中所述，用图1(e)所示的补偿方法中，在p型区8的边界上，例如在图中的A点及A’点，会产生一个平行于半导体表面而垂直于p型条8的方向的电场，该电场也会使击穿电压略为下降。

在本发明人的中国发明专利ZL02142183.8以及美国发明专利US6936907 B2中提出了用高介电系数的材料的薄膜覆盖于半导体表面，它可以从某一个区域将电位移线引导到需要引入一定电位移(Electric Displacement)的半导体表面的某处。但是高介电系数的材料一般具有铁电性，因此只适用于电压变化非常缓慢的器件中。而且，要求高介电系数的材料能与半导体材料有同样的热膨胀系数更增加了困难。

发明内容