[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及一种半导体结构及其制造方法，特别是指一种提高崩溃防护电压的半导体结构及其制造方法。

背景技术

请参考图3，显示现有技术防护环(guard ring)结构在逆向偏压下的等电位线模拟图。防护环结构一般耦接至接地电位或浮接，其目的在保护防护环结构所围绕的受保护元件(未示出)。详言之，当受保护元件操作时，在受保护元件外围，若没有防护环结构，当受保护元件外围井区受逆向偏压时，空乏区中的等电位线会在受保护元件外围，形成密集的尖端，电场会超过受保护元件的物理结构所能承受。因此，其崩溃防护电压相对较低。

如图3所示，现有技术防护环结构包含埋槽23与掺杂区25，用以缓和受保护元件外围的等电位线，使得电场下降，受保护元件可承受的电压增加，因而提高其崩溃防护电压。

然而，随着元件应用与面积微缩的需要，崩溃防护电压越来越难以维持。

有鉴于此，本发明即针对上述现有技术的不足，提出一种半导体结构及其制造方法，在不增加元件面积与过多制程步骤的情况下，提高受保护元件的崩溃防护电压，以增加保护元件的应用范围，并可整合于低压元件的制程。

发明内容

本发明目的在于克服现有技术的不足与缺陷，提出一种半导体结构及其制造方法。

为达上述目的，本发明提供了一种半导体结构，形成于一第一导电型基板中，该第一导电型基板具有一上表面，该半导体结构包含：受保护元件，形成于该第一导电型基板中；至少一第一环状埋槽，形成于该上表面下方，由上视图视之，该第一环状埋槽围绕该受保护元件，且该第一环状埋槽自该上表面向下，具有第一深度；以及至少一环状掺杂区，形成于该上表面下方，由上视图视之，该环状掺杂区围绕该第一环状埋槽，且该环状掺杂区的导电型为第二导电型，且该环状掺杂区自该上表面向下，具有第二深度；其中，该第二深度不小于该第一深度。

为达上述目的，就另一观点，本发明也提供了一种半导体结构制造方法，包含：提供一第一导电型基板，其具有一上表面；形成一受保护元件于该第一导电型基板中；形成至少一第一环状埋槽于该基板上表面下方，由上视图视之，该第一环状埋槽围绕该受保护元件，且该第一环状埋槽自该上表面向下，具有第一深度；以及形成至少一环状掺杂区于该上表面下方，由上视图视之，该掺杂区围绕该第一环状埋槽，且该环状掺杂区的导电型为第二导电型，且该环状掺杂区自该上表面向下，具有第二深度；其中，该第二深度不小于该第一深度。

在一种较佳的实施例中，该受保护元件宜包含一高压元件。

在上述实施例中，该半导体结构宜更包含一第二导电型基板，位于该第一导电型基板下方，其中该高压元件为一绝缘栅双极性晶体管(insulate gate bipolar transistor，IGBT)，该第二导电型基板用以作为该IGBT的集极。

在另一种较佳的实施例中，该环状掺杂区宜包括：至少一第二环状埋槽，形成于该上表面下方，由上视图视之，该第二环状埋槽围绕该第一环状埋槽；以及至少一包覆掺杂区，对应于该第二环状埋槽，形成于该第二环状埋槽外围该第一导电型基板中，于该上表面下方，包覆该第二环状埋槽。

在上述实施例中，该第二环状埋槽与该第一环状埋槽宜利用相同制程步骤形成，且该包覆掺杂区由离子植入技术以不同角度植入加速离子形成。

下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

附图说明

图1A-1F显示本发明的第一个实施例；

图2A-2C显示本发明的第二个实施例；

图3、4、以及5，显示三种不同深度d1与深度d2比例的半导体结构(防护环结构)在逆向偏压下的等电位线模拟图；

图6显示本发明半导体结构中受保护元件更具体的实施例。

图中符号说明

10，11基板

13，23埋槽

15，25，352掺杂区

17受保护元件

19IGBT

191本体

193射极

195栅极

197集极

111上表面

131沟槽

132氧化层

351光阻

d1，d2深度

具体实施方式

本发明中的图式均属示意，主要意在表示制程步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。