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[实用新型]存储器设备和存储器装置-CN201821247401.7有效
发明人： F·塔耶特;M·巴蒂斯塔 -专利权人：意法半导体(鲁塞)公司
申请日： 2018-08-03 - 公布日： 2019-02-19 - 主分类号： G11C16/02 文献下载
摘要：本公开涉及存储器设备和存储器装置。一种存储器设备包括：存储器平面，包括第一导电类型的一系列相邻半导体凹槽，其中每个半导体凹槽容纳包括多个存储器单元的多个存储器字，其中每个存储器单元包括具有浮置栅极和控制栅极的状态晶体管。存储器设备还包括被分别分配给多个存储器字中的每个存储器字的多个控制栅极选择晶体管，其中每个控制栅极选择晶体管被耦合到该控制栅极选择晶体管被分配给的存储器字的状态晶体管的控制栅极，其中每个控制栅极选择晶体管位于容纳该控制栅极选择晶体管被分配给的存储器字的半导体凹槽的相邻半导体凹槽中和该相邻半导体凹槽上
控制栅极选择晶体管存储器字存储器设备相邻半导体存储器单元存储器装置晶体管半导体分配第一导电类型容纳存储器平面浮置栅极耦合到中和

[发明专利]可伸缩分裂栅存储器单元阵列-CN201410182736.5有效
发明人：简·A·耶特;洪庄敏;康承泰;罗纳德·J·希兹德克 -专利权人：恩智浦美国有限公司
申请日： 2014-04-30 - 公布日： 2018-11-30 - 主分类号： H01L27/11524 文献下载
摘要：本发明涉及可伸缩分裂栅存储器单元阵列。分裂栅存储器阵列包括具有存储器单元(与12、14、18、20交叉的24、32、42)的第一行(24)；具有存储器单元(与12、14、18、20交叉的26、34、44)的第二行(26)，其中所述第二行与所述第一行相邻每个段(32、34、36；40、42、44)包括：所述第一行的第一多个存储器单元(与12、14交叉)；所述第二行的第二多个存储器单元；形成了所述第一多个存储器单元的每个存储器单元的控制栅的第一控制栅部分(32)；以及形成了所述第二多个存储器单元的每个存储器单元的控制栅的第二控制栅部分(34)。所述第一控制栅部分和所述第二控制栅部分会聚(36)到在所述多个段的相邻段之间的单一控制栅部分(38)。
伸缩分裂存储器单元阵列

[发明专利]具有神经存储器的神经网络单元以及集体将接收自神经存储器的数据列进行移位的神经处理单元阵列-CN201610864610.5有效
发明人： G·葛兰·亨利;泰瑞·派克斯;凯尔·T·奥布莱恩 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-09-29 - 公布日： 2019-03-15 - 主分类号： G06N3/063 文献下载
摘要：一种神经网络单元，包括第一存储器，第二存储器与神经处理单元阵列。第一存储器装载数据矩阵的元素。第二存储器装载卷积核的元素。各个神经处理单元包括一多任务缓存器，一缓存器，一累加器与一算术单元。多任务缓存器从第一存储器接收元素并且接收相邻神经处理单元的多任务缓存器输出。缓存器从第二存储器接收元素。算术单元接收缓存器，多任务缓存器与累加器的输出并对其执行乘法累加运算。对于各个子矩阵，算术单元选择性地接收来自第一存储器或相邻神经处理单元多任务缓存器的元素，并执行一系列乘法累加运算而将卷积运算结果累加至累加器。
具有神经存储器神经网络单元以及集体接收数据进行移位处理阵列

[发明专利]存储装置-CN201680089201.0有效
发明人：荒屋朋子;本间充祥 -专利权人：铠侠股份有限公司
申请日： 2016-09-23 - 公布日： 2023-08-22 - 主分类号： G11C16/06 文献下载
摘要：存储装置具备：第一存储器单元和与第一存储器单元相邻的第二存储器单元；以及序列发生器，在从第一存储器单元读出数据的情况下，对第二存储器单元进行第一读出，对第一存储器单元进行第二读出，对第二存储器单元的栅极施加与第二读出时不同的电压，并对第一存储器单元进行第三读出，基于第一～第三读出的结果生成存储于第一存储器单元的第一数据和用于对第一数据进行修正的第二数据。
存储装置

[发明专利]双生存储器单元互连结构-CN201910908144.X在审
发明人： F·拉罗萨;S·尼埃尔;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2015-11-26 - 公布日： 2020-01-14 - 主分类号： G11C16/24 文献下载
摘要：本发明涉及双生存储器单元互连结构。一种非易失性存储器(MEM1)包括存储器单元(C1,j)的行和列，存储器单元的列包括成对的双生存储器单元(C1,j、C2,j1)，双生存储器单元包括共用的选择栅极(CSG1,2)。根据本发明，存储器单元的每列设置有两个位线(B1,j、B2,j+1)。相同列的相邻的双生存储器单元没有连接到相同的位线，而相同列的非双生存储器单元连接到相同的位线。
存储器单元位线非易失性存储器互连结构选择栅极成对的个位

[发明专利]双生存储器单元互连结构-CN201510846047.4有效
发明人： F·拉罗萨;S·尼埃尔;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2015-11-26 - 公布日： 2019-10-15 - 主分类号： G11C16/24 文献下载
摘要：本发明涉及双生存储器单元互连结构。一种非易失性存储器(MEM1)包括存储器单元(C1,j)的行和列，存储器单元的列包括成对的双生存储器单元(C1,j、C2,j1)，双生存储器单元包括共用的选择栅极(CSG1,2)。根据本发明，存储器单元的每列设置有两个位线(B1,j、B2,j+1)。相同列的相邻的双生存储器单元没有连接到相同的位线，而相同列的非双生存储器单元连接到相同的位线。
双生存储器单元互连结构

[发明专利]具有定时信息的反向耦合效应-CN200680041910.8有效
发明人：陈建 -专利权人：桑迪士克股份有限公司
申请日： 2006-11-08 - 公布日： 2008-12-03 - 主分类号： G11C16/26 文献下载
摘要：非易失性存储器单元的浮动栅极(或其它电荷存储元件)上存储的表观电荷的移位可因基于邻近浮动栅极(或其它邻近电荷存储元件)中存储的电荷的电场耦合而发生。所述问题最显著发生于已在不同时间编程的相邻存储器单元组之间。为了补偿所述耦合，如果邻近存储器单元是继给定存储器单元之后予以编程，则对所述给定存储器单元的读取过程将考虑所述邻近存储器单元的经编程状态。本发明揭示用于确定所述邻近存储器单元是在所述给定存储器单元之前还是之后予以编程的技术。
具有定时信息反向耦合效应

[发明专利]半导体器件及编程失败单元-CN201410208449.7在审
发明人：林仁根;李珉圭;安致昱 -专利权人：爱思开海力士有限公司
申请日： 2014-05-16 - 公布日： 2015-05-27 - 主分类号： G11C16/34 文献下载
摘要：半导体器件包括存储块，存储块包括被配置成形成偶数页面的偶数存储器单元和被配置成形成奇数页面的奇数存储器单元。半导体器件还包括操作电路，操作电路被配置成对偶数存储器单元和奇数存储器单元执行的编程操作。第一验证操作可以分别验证偶数存储器单元和奇数存储器单元，第二验证操作可以同时验证偶数存储器单元和奇数存储器单元。此外，操作电路被配置成响应于验证结果值而根据相邻编程失败单元的数目来选择性地执行第一验证操作和第二验证操作。
半导体器件编程失败单元

[发明专利]存储器装置中的快速双侧校正性读取操作-CN202211546847.0在审
发明人：田中智晴 -专利权人：美光科技公司
申请日： 2022-12-05 - 公布日： 2023-06-06 - 主分类号： G11C29/12 文献下载
摘要：本申请案是针对存储器装置中的快速双侧校正性读取操作。一种存储器装置包含与字线相关联的存储器单元阵列和控制逻辑。所述控制逻辑执行致使在所选存储器单元处执行校正性读取操作的操作。所述操作包含：致使将第一电压施加到与所述所选存储器单元相关联的第一字线；致使将具有比所述第一电压低的量值的第二电压施加到邻近于所述第一字线且与所述所选存储器单元的两个相邻存储器单元中的每一者相关联的字线；响应于确定电流在所述阵列的位线与源极线之间流过所述两个相邻存储器单元和所述所选存储器单元，识别第一校正性读取电压；以及致使在所述所选存储器单元的读取操作期间将所述第一校正性读取电压施加到所述第一字线。
存储器装置中的快速校正读取操作

[发明专利]具有受限尺寸的非易失性存储器-CN201810879079.8有效
发明人： F·塔耶特;M·巴蒂斯塔 -专利权人：意法半导体(鲁塞)公司
申请日： 2018-08-03 - 公布日： 2023-03-17 - 主分类号： G11C16/02 文献下载
摘要：本公开涉及具有受限尺寸的非易失性存储器。一种存储器设备包括：存储器平面，包括第一导电类型的一系列相邻半导体凹槽，其中每个半导体凹槽容纳包括多个存储器单元的多个存储器字，其中每个存储器单元包括具有浮置栅极和控制栅极的状态晶体管。存储器设备还包括被分别分配给多个存储器字中的每个存储器字的多个控制栅极选择晶体管，其中每个控制栅极选择晶体管被耦合到该控制栅极选择晶体管被分配给的存储器字的状态晶体管的控制栅极，其中每个控制栅极选择晶体管位于容纳该控制栅极选择晶体管被分配给的存储器字的半导体凹槽的相邻半导体凹槽中和该相邻半导体凹槽上
具有受限尺寸非易失性存储器

[发明专利]存储器装置的边缘字线管理方法及操作存储器装置的方法-CN201710560786.6在审
发明人：朴贤国;李永宅;平野诚 -专利权人：三星电子株式会社
申请日： 2017-07-11 - 公布日： 2018-04-24 - 主分类号： G11C8/08 文献下载
摘要：提供了存储器装置的边缘字线管理方法及操作存储器装置的方法。所述边缘字线管理方法包括响应于擦除命令对存储器装置执行擦除操作，随机确定虚设样式的数据，并且通过在虚设存储器单元中写入虚设样式的数据来执行后编程操作，其中，虚设存储器单元与包括在已执行擦除操作的存储器块中的单元串的主存储器单元相邻
存储器装置边缘线管方法操作

[发明专利]存储器装置、半导体系统和数据处理系统-CN202210335324.5在审
发明人：朴容湘;金周映;林敏洙;朴珉秀 -专利权人：爱思开海力士有限公司
申请日： 2022-03-31 - 公布日： 2022-12-06 - 主分类号： G11C7/10 文献下载
摘要：本公开涉及一种存储器装置，该存储器装置包括存储器单元阵列和外围电路。存储器单元阵列包括多个存储器区域，每个存储器区域由行地址和列地址标识。外围电路通过基于从存储器控制器提供的地址、突发长度和突发地址间隙执行支持可变突发地址间隙的突发操作，来访问存储器单元阵列。突发地址间隙是待执行突发操作的相邻的列地址之间的数值差。
存储器装置半导体系统数据处理系统

[发明专利]存储器阵列及形成存储器阵列的方法-CN201480077556.9有效
发明人：马蒂亚·博尼亚蒂;安德烈亚·雷达埃利 -专利权人：美光科技公司
申请日： 2014-12-29 - 公布日： 2019-02-19 - 主分类号： G11C13/02 文献下载
摘要：一些实施例包含具有多个存储器单元的存储器阵列，所述存储器单元垂直地介于位线与字线之间。所述存储器单元含有相变材料。热屏蔽件沿着位线方向横向地介于紧邻存储器单元之间。一些实施例包含具有多个存储器单元的存储器阵列，所述存储器单元布置成第一栅格。所述第一栅格具有沿着第一方向的列且具有沿着基本上正交于所述第一方向的第二方向的行。第一热屏蔽件沿着所述第一方向介于相邻存储器单元之间且布置成沿着所述第一方向从第一栅格偏移的第二栅格。第二热屏蔽件沿着所述第二方向介于相邻存储器单元之间，且布置成沿着所述第一方向并排延伸的线条。一些实施例包含用于形成存储器阵列的方法。
存储器阵列形成方法

[发明专利]半导体器件及其编程方法-CN201410429712.5有效
发明人：金世峻;卓在日;朴景焕 -专利权人：爱思开海力士有限公司
申请日： 2014-08-27 - 公布日： 2020-01-07 - 主分类号： G11C16/10 文献下载
摘要：一种半导体器件，包括：电耦接的多个存储器单元，成大体垂直的构型，从半导体衬底起在基本垂直的方向上延伸；外围电路，被配置成编程所述存储器单元；以及控制电路，被配置成：编程从所述多个存储器单元中选出的存储器单元以将电荷俘获在选中的存储器单元中，以及向外围电路发出至少一个命令以管理俘获电荷的至少一部分在与选中的存储器单元相邻的存储器单元之间的分散。
半导体器件及其编程方法

[发明专利]一种存储器及数据迁移方法-CN202080102920.8在审
发明人：景蔚亮;王正波;崔靖杰 -专利权人：华为技术有限公司
申请日： 2020-10-23 - 公布日： 2023-03-21 - 主分类号： G11C7/06 文献下载
摘要：一种存储器及数据迁移方法，涉及存储领域，能够缩短在DRAM中存内计算时实现相邻存储单元子阵列之间数据迁移的时间，进而降低存储器的功耗提高效率。存储器，包括相邻的存储单元子阵列之间包括一行间隔分布的感应放大器和开关单元；在相邻的存储单元子阵列之间，每相邻的两列位线之中，一列位线上设置有感应放大器，另一条位线上串接有开关单元；其中，在同一列位线上，感应放大器和开关单元在存储单元子阵列之间交替设置。
一种存储器数据迁移方法