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[发明专利]神经网络单元-CN202010528213.7有效
发明人：道格拉斯·R·瑞德;G·葛兰·亨利;金·C·霍克;帕尔维兹·帕朗查尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2018-04-11 - 公布日： 2023-04-28 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种神经网络单元，包括N个硬件处理单元的阵列。各硬件处理单元包括：累加器；乘加器，其用于在第一输入和第二输入上接收相应的第一因子和第二因子、并且在第三输入上接收加数，乘加器产生第一因子和第二因子的乘积与加数的总和、并将总和提供于乘加器的输出上；第一复用器，其接收第一操作数、正1和负1并选择其中之一以作为第一因子提供至乘加器；第二复用器，其接收第二操作数、正1和负1并选择其中之一以作为第二因子提供至乘加器；第三复用器，其接收第一操作数和第二操作数并选择其中之一以提供于第三复用器的输出上；以及第四复用器，其接收第三复用器的输出和总和、并选择其中之一以提供至累加器。
神经网络单元

[发明专利]神经网络单元-CN202010528215.6有效
发明人：道格拉斯·R·瑞德;G·葛兰·亨利;金·C·霍克;帕尔维兹·帕朗查尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2018-04-11 - 公布日： 2023-04-07 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种神经网络单元，包括多个硬件处理单元的阵列。各硬件处理单元包括：累加器；乘加器，其用于在第一输入和第二输入上接收相应的第一因子和第二因子、并且在第三输入上接收加数，乘加器产生第一因子和第二因子的乘积与加数的总和、并将总和提供于乘加器的输出上；第一复用器，其接收第一操作数、正1和负1并选择其中之一以作为第一因子提供至乘加器；第二复用器，其接收第二操作数、正1和负1并选择其中之一以作为第二因子提供至乘加器；第三复用器，其接收第一操作数和第二操作数并选择其中之一以提供于第三复用器的输出上；以及第四复用器，其接收第三复用器的输出和总和、并选择其中之一以提供至累加器。
神经网络单元

[发明专利]编译器系统及将应用源程序编译为可执行程序的方法-CN201810354229.3有效
发明人： G·葛兰·亨利;罗德尼·E·虎克;泰瑞·派克斯;道格拉斯·R·瑞德 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-11-29 - 公布日： 2022-03-15 - 主分类号： G06F8/41 文献下载
摘要：本发明涉及一种编译器系统及将应用源程序编译为可执行程序的方法。该编译器系统将应用源程序转换为与预定ISA相对应的能够由通用处理器所执行的可执行程序。该处理器包括能够被编程以执行UDI的PEU。该编译器系统包括PEU编程工具，该PEU编程工具将处理器的PEU所要执行的处理操作的功能描述转换为用于对PEU进行编程以响应于指定UDI来执行处理操作的编程信息。该编译器系统还包括编译器，该编译器将应用源程序转换为可执行程序，所述编译器包括优化例程，该优化例程用于：利用指定的UDI表示应用源程序中的一部分，将该UDI插入到可执行程序中，以及还将用于指定所述UDI和编程信息在可执行程序中的位置的UDI加载指令插入到可执行程序中。
编译器系统应用源程序编译可执行程序方法

[发明专利]具有用于执行高效3维卷积的存储器布局的神经网络单元-CN201711019626.7有效
发明人： G·葛兰·亨利;金·C·霍克 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-10-27 - 公布日： 2022-02-25 - 主分类号： G06N3/04 文献下载
摘要：一种神经网络单元，将H×W×C输入与F个R×S×C滤波器进行卷积以生成F个Q×P输出。N个处理单元(PU)各自具有寄存器和多路复用寄存器，其中寄存器接收第二存储器的N个字行中的相应字，多路复用寄存器选择性地接收来自第一存储器的N个字行的相应字或从相邻的PU的多路复用寄存器旋转的字。H个第一存储器行保存相应2维输入行片的每一个通道中的B个字的输入块。R×S×C第二存储器保存B个字的滤波器块，每个滤波器块保存滤波器权重的P个副本。B是大于W的N的最小因数。PU块以列‑通道‑行顺序对输入块和滤波器块执行乘法‑累加运算；它们读取输入块的一行并在执行乘法‑累加运算期间围绕N个PU旋转所述行，使得每个PU块在读取另一行之前接收每一个输入块。
具有用于执行高效卷积存储器布局神经网络单元

[发明专利]神经网络单元-CN201711025871.9有效
发明人： G·葛兰·亨利;金·C·霍克 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-10-27 - 公布日： 2022-02-25 - 主分类号： G06N3/04 文献下载
摘要：N个处理单元(PU)，每一个具有算术单元(AU)，所述算术单元在第一输入、第二输入和第三输入上执行运算以生成存储在累加器中的结果，累加器具有提供给第一输入的输出。权重输入由AU的第二输入接收。多路复用寄存器具有第一数据输入、第二数据输入、第三数据输入和第四数据输入和由第三AU输入接收的输出。第一存储器将N个权重字提供给N个权重输入。第二存储器将N个数据字提供给多路复用寄存器的第一数据输入。多路复用寄存器的输出还分别由离开一个、2^J个和2^K个PU的多路复用寄存器的第二数据输入、第三数据输入和第四数据输入接收。N个多路复用寄存器共同地作为N字旋转器操作，当控制输入分别指定第二数据输入、第三数据输入或第四数据输入时，所述N字旋转器旋转一个字、2^J个字或2^K个字。
神经网络单元

[发明专利]执行高效3维卷积的神经网络单元-CN201711025872.3有效
发明人： G·葛兰·亨利;金·C·霍克 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-10-27 - 公布日： 2022-02-25 - 主分类号： G06N3/04 文献下载
摘要：神经网络单元将H×W×C输入与F个R×S×C滤波器进行卷积以生成F个Q×P输出。N个处理单元(PU)各自具有接收存储器字的寄存器和多路复用寄存器，所述多路复用寄存器选择性地接收存储器字或从相邻PU多路复用寄存器旋转的字。N个PU被逻辑地分为每一个为B个PU的G个块。PU按列‑通道‑行顺序进行卷积。对于每个滤波器列：N个寄存器读取存储器行，每个PU将寄存器和多路复用寄存器相乘以生成用于累加的乘积，及多路复用寄存器旋转一；旋转多路复用寄存器以使输入块与相邻PU块对准。这是针对每个通道执行的。对于每个滤波器行，N个多路复用寄存器读取用于乘法‑累加的存储器行，生成F个列‑通道‑行‑和，并将其写入存储器，然后针对每个输出行执行所有步骤。
执行高效卷积神经网络单元

[发明专利]微处理器及在微处理器的处理核间同步的方法-CN201810748833.4有效
发明人： G·葛兰·亨利;泰瑞·派克斯 -专利权人：威盛电子股份有限公司
申请日： 2014-08-28 - 公布日： 2022-01-28 - 主分类号： G06F15/163 文献下载
摘要：本发明提供一种微处理器及在微处理器的处理核间同步的方法。上述一微处理器包括多个处理核，其每一处理核包括一各自中断请求输入以及一控制单元，其被配置为由上述多个处理核的每一处理核接收一各自同步请求。上述控制单元被配置为在上述各自中断请求输入中产生一中断请求至所有上述多个处理核，以作为侦测到上述控制单元已接收到由所有上述多个处理核所传送的上述各自同步请求的响应。本发明具有更少的功率消耗。
微处理器处理同步方法

[发明专利]用于动态配置执行资源的具有可扩展指令集架构的处理器-CN201680053747.0有效
发明人： G·葛兰·亨利;罗德尼·E·虎克;泰瑞·派克斯;道格拉斯·R·瑞德 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-11-29 - 公布日： 2021-08-20 - 主分类号： G06F15/00 文献下载
摘要：一种动态配置执行资源的具有可扩展指令集架构的处理器。该处理器包括可编程执行单元(PEU)，其中可对可编程执行单元进行编程以响应于用户定义指令(UDI)来执行用户定义功能。可编程执行单元包括可编程逻辑元件和可编程互连器，可编程逻辑元件和可编程互连器被共同配置为被编程以执行至少一个处理操作。UDI加载器响应于用于指定UDI和对PEU编程所使用的编程信息的位置的UDI加载指令。可编程执行单元可以针对一个或多个UDI进行编程以用于一个或多个处理。指令表存储各UDI和相应的用以标识该UDI并根据需要可对可编程执行单元进行重新编程的信息。UDI处理程序询问指令表以标识接收到的UDI并将相应信息发送给可编程执行单元从而执行相应的用户定义功能。
用于动态配置执行资源具有扩展指令架构处理器

[发明专利]用于操作处理器的方法-CN201910739737.8有效
发明人：道格拉斯·R·瑞德;G·葛兰·亨利;泰瑞·派克斯 -专利权人：上海兆芯集成电路有限公司
申请日： 2018-06-15 - 公布日： 2021-08-06 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种用于操作处理器的方法。第一数据存储保持高速缓存器行；神经处理单元加速器具有保持神经网络权重和从第一数据存储驱逐的高速缓存器行的第二数据存储；标记目录保持针对第一和第二数据存储两者中所储存的高速缓存器行的标记；响应于从第一数据存储驱逐高速缓存器行的请求，在第一模式下将高速缓存器行写入第二数据存储并且更新标记目录中的标记以指示高速缓存器行存在于第二数据存储中；以及在第二模式下将高速缓存器行写入系统存储器而非写入第二数据存储。
用于操作处理器方法

[发明专利]多核微处理器及其重新配置方法、计算机可读存储介质-CN201910324033.4有效
发明人： G·葛兰·亨利;泰瑞·派克斯;达魯斯·D·嘉斯金斯 -专利权人：威盛电子股份有限公司
申请日： 2014-08-28 - 公布日： 2021-05-07 - 主分类号： G06F15/177 文献下载
摘要：本发明提供一种多核微处理器及其重新配置方法、计算机可读存储介质。微处理器包括多个处理核及一被配置为指示每一处理核是否可启用或停用的配置暂存器。上述多个处理核中每一可启用的处理核被配置为读取在一第一实例中的配置暂存器以决定上述多个处理核中何者可启用或停用，以及基于在第一实例中配置暂存器的读取产生一各自的配置相关值。配置暂存器被更新以指示多个处理核中一先前可启用的处理核被停用。上述多个处理核中每一可启用的处理核被配置为读取在一第二实例中的配置暂存器以决定多个处理核中何者可启用或停用以及基于配置暂存器在第二实例中的读取产生各自的配置相关值。本发明具有更少的功率消耗。
多核微处理器及其重新配置方法计算机可读存储介质

[发明专利]神经网络单元-CN201711029711.1有效
发明人： G·葛兰·亨利;金·C·霍克;帕尔维兹·帕朗查尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-10-27 - 公布日： 2021-04-16 - 主分类号： G06N3/04 文献下载
摘要：本发明涉及神经网络单元，其中第一/第二存储器系装载由N个权重/数据字构成之列。N个处理单元中之处理单元J包含第一/第二寄存器，算术单元与第一/第二多路复用逻辑电路。算术单元执行运算以产生结果。第一多路复用逻辑电路对于处理单元0至(N/2)‑1而言系接收第一存储器之权重字J与J+(N/2)，对于处理单元N/2至N‑1而言系接收第一存储器之权重字J与J‑(N/2)，选定输出至第一寄存器。第二多路复用逻辑电路系接收第二存储器之数据字J，接收处理单元J‑1之第二寄存器之数据字，选定输出至第二寄存器。处理单元0与N/2之第二多路复用逻辑电路并分别接收处理单元(N/2)‑1与N‑1之第二寄存器之数据字。
神经网络单元

[发明专利]可编程设备及其操作方法和计算机可用介质-CN201810618706.2有效
发明人： G·葛兰·亨利 -专利权人：上海兆芯集成电路有限公司
申请日： 2018-06-15 - 公布日： 2021-01-22 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及可编程设备及其操作方法和计算机可用介质。该设备包括存储器、用于访问所述存储器的处理单元、以及用于针对一系列时间段中的各时间段而保持该时间段期间对所述存储器的访问的指示的计数器。控制逻辑针对所述一系列时间段中的各时间段，监视所述指示以确定所述指示是否超过阈值，并且在所述指示超过阈值的情况下在该时间段的剩余部分使所述处理单元搁置对所述存储器的访问。
可编程设备及其操作方法计算机可用介质

[发明专利]具有包括动态可编程的功能单元的存储器控制器的处理器-CN201710873051.9有效
发明人： G·葛兰·亨利;罗德尼·E·虎克;泰瑞·派克斯;道格拉斯·R·瑞德 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-09-25 - 公布日： 2020-12-15 - 主分类号： G06F12/0855 文献下载
摘要：一种具有包括动态可编程的功能单元的存储器控制器的处理器，该处理器包括存储器控制器，其中该存储器控制器用于使外部存储器和可编程功能单元即PFU接合。利用PFU程序来对PFU进行编程以修改存储器控制器的操作，其中该PFU包括可编程逻辑元件和可编程互连器。例如，利用PFU程序对PFU进行编程，以在处理器的操作期间添加功能或以其它方式修改存储器控制器的现有功能，从而增强该存储器控制器的功能。这样，一旦制造了处理器，存储器控制器的功能和/或操作不是固定的，而是作为代替，可以在制造之后修改存储器控制器，以诸如在执行相应进程时提高处理器的效率和/或增强处理器的性能。
具有包括动态可编程功能单元存储器控制器处理器

[发明专利]微处理器及其配置方法、以及计算机可读存储介质-CN201810985885.3有效
发明人： G·葛兰·亨利;史蒂芬·嘉斯金斯 -专利权人：威盛电子股份有限公司
申请日： 2014-08-28 - 公布日： 2020-12-08 - 主分类号： G06F15/177 文献下载
摘要：本发明提供一种微处理器及其配置方法、以及计算机可读存储介质。上述微处理器包括一指示及多个处理核，每一处理核被配置为生成自身的预设核ID，其中各预设核ID唯一。上述多个处理核的每一处理核被配置为取样上述指示。当上述指示指示一第一预设值时，由上述处理核中的预设处理核生成的预设核ID指定该预设处理核为导引处理器。当上述指示指示不同于上述第一预设值的一第二预设值时，每一上述多个处理核被配置为生成不同于上述预设核ID的替代核ID，其中上述替代核ID中的一个指定替代的处理核，而不是上述预设处理核，为上述导引处理器。本发明具有更少的功率消耗。
微处理器及其配置方法以及计算机可读存储介质

[发明专利]转换系统和将可执行程序转换为定制可执行程序的方法-CN201810355729.9有效
发明人： G·葛兰·亨利;罗德尼·E·虎克;泰瑞·派克斯;道格拉斯·R·瑞德 -专利权人：上海兆芯集成电路有限公司
申请日： 2016-11-29 - 公布日： 2020-10-30 - 主分类号： G06F9/30 文献下载
摘要：本发明涉及一种转换系统和将可执行程序转换为定制可执行程序的方法。该转换系统将与预定ISA相对应的标准可执行程序转换为能够由通用处理器执行的定制可执行程序。所述处理器包括能够被编程以执行UDI的PEU。转换系统包括PEU编程工具，PEU编程工具将处理器的PEU所要执行的处理操作的功能描述转换为用于对PEU进行编程以响应于UDI来执行处理操作的编程信息。转换器将标准可执行程序转换为定制可执行程序，并且包括优化例程，优化例程用于：利用指定的UDI替代标准可执行程序中的一部分，将UDI插入到定制可执行程序中，以及还插入用于指定UDI以及编程信息在定制可执行程序中的位置的UDI加载指令。
转换系统可执行程序定制方法

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