“沟槽栅结构”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网

钻瓜专利网为您找到相关结果9573023个，建议您升级VIP下载更多相关专利

[发明专利]沟槽栅结构及沟槽栅型器件-CN202111329109.6在审
发明人：卞铮;肖魁;胡金节 -专利权人：无锡华润上华科技有限公司
申请日： 2021-11-10 - 公布日： 2023-05-12 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及一种沟槽栅结构及沟槽栅型器件，所述沟槽栅型器件包括沟槽栅结构和被所述沟槽栅结构分隔的多个有源区元胞，所述沟槽栅结构包括至少一组沟槽栅，每组沟槽栅的底部和侧壁设有绝缘介质层，每组沟槽栅包括两条相邻的沟槽栅端头，每组沟槽栅的两条沟槽栅端头的端部通过圆弧过渡连通。本发明通过圆弧过渡将相邻的沟槽栅端头连通，使得沟槽栅端头的端部的曲率半径增大，能够改善曲率半径过小导致绝缘介质层在制造时不易成膜的问题，即改善沟槽栅端头的绝缘介质层膜厚偏薄的问题。
沟槽结构器件

[发明专利]沟槽栅IGBT-CN201610003233.6有效
发明人：刘国友;朱利恒;黄建伟;罗海辉;谭灿健;杨鑫著;肖强;文高 -专利权人：株洲中车时代电气股份有限公司
申请日： 2016-01-05 - 公布日： 2017-07-11 - 主分类号： H01L29/739 文献下载
摘要：本发明提供一种沟槽栅IGBT，包括：半导体衬底和第一结构，所述第一结构包括位于所述半导体衬底表面内的第一沟槽栅结构及第二沟槽栅结构；其中，第二沟槽栅结构位于两个第一沟槽栅结构之间，第一沟槽栅结构为真栅，第二沟槽栅结构为假栅；发射极金属与第二沟槽栅结构相接触。由于现有技术中的发射极金属接触区设置在沟槽之间，而本发明中的发射极金属接触区不限于沟槽之间，即发射极金属接触区包含了与假栅接触部分，增大了发射极金属接触区，使用此种结构并没有使沟槽间距增大，相反，还可以将第一沟槽栅结构与第二沟槽栅结构之间的距离适当缩小，使真栅与假栅之间的间距不再受发射极最小接触面积的影响，显著降低沟槽栅IGBT的导通压降。
沟槽 igbt

[实用新型]一种增加VDMOS沟道密度的布图结构-CN201821420833.3有效
发明人：赵少峰 -专利权人：赵少峰
申请日： 2018-08-30 - 公布日： 2019-03-01 - 主分类号： H01L27/02 文献下载
摘要：本实用新型实施例涉及一种增加VDMOS沟道密度的布图结构,所述结构包括沿第一方向和第二方向重复排列的多个元胞：每个元胞包括第一沟槽栅、第二沟槽栅、第三沟槽栅和接触孔；每个元胞的第二沟槽栅与在第一方向上相邻一个元胞的第一沟槽栅为相互重合的同一沟槽栅；第一沟槽栅与第二沟槽栅平行设置，第三沟槽栅和接触孔置于第一沟槽栅与第二沟槽栅之间；第一方向为垂直第一沟槽栅与第二沟槽栅的方向；第二方向为平行第一沟槽栅与第二沟槽栅的方向；接触孔至第一沟槽栅、第二沟槽栅的间距、接触孔至元胞内的第三沟槽栅的间距以及相邻元胞内第三沟槽栅的间距均不小于第一最小间距；第三沟槽栅至第一沟槽栅、第二沟槽栅的间距均不小于第二最小间距。
沟槽栅元胞接触孔布图结构沟道本实用新型平行设置相邻元胞重复排列重合垂直平行

[发明专利]一种沟槽型半导体功率器件及版图-CN202310582449.2在审
发明人：刘坚;蔡金勇 -专利权人：杭州芯迈半导体技术有限公司
申请日： 2023-05-19 - 公布日： 2023-08-18 - 主分类号： H01L29/78 文献下载
摘要：本申请公开了一种沟槽型半导体功率器件及版图，包括：第一掺杂类型的衬底；第一掺杂类型的外延层，位于衬底第一表面；源沟槽结构，位于外延层内部，为圆环形；栅沟槽结构，位于外延层内部，为圆环形，源沟槽结构和栅沟槽结构相互分离且交替排列；桥沟槽结构，位于外延层内部，桥沟槽结构跨接于相邻的两个栅沟槽结构之间，穿过相邻的两个栅沟槽结构之间的源沟槽结构，将源沟槽结构切割成若干个源沟槽弧段，源沟槽弧段的端部与桥沟槽结构具有间隔；第二掺杂类型的基区，设置于相邻的源沟槽结构和栅沟槽结构之间；第一掺杂类型的源区，设置于基区中；栅金属层，与栅沟槽结构连接；源金属层，与源沟槽结构和源区连接，源金属层和栅金属层相互分离。
一种沟槽半导体功率器件版图

[发明专利]一种沟槽栅IGBT半导体器件及其制备方法-CN201911005590.6在审
发明人：不公告发明人 -专利权人：上海睿驱微电子科技有限公司
申请日： 2019-10-22 - 公布日： 2020-02-14 - 主分类号： H01L29/739 文献下载
摘要：本发明提供了一种沟槽栅IGBT半导体器件及其制作方法，半导体器件包括半导体衬底和位于半导体衬底表面内的沟槽栅结构和虚设沟槽栅结构；其中，虚设沟槽栅结构位于两个沟槽栅结构之间，沟槽栅结构包括覆盖在沟槽内表面上和上表面的氧化层及填充在沟槽中的多晶硅；虚设沟槽栅之间为埋入的P型基区，虚设沟槽栅结构包括掺杂区，掺杂区位于P型基区表面并且直接连接到发射极电极；在P型掺杂区下表面形成n型空穴阻挡层。本发明通过n型空穴阻挡层位于虚设沟槽栅的P基区下方，以避免空穴流向发射极；这种结构将空穴存储在虚拟沟槽栅单元下，在不牺牲任何IGBT性能的情况下，寄生电容会显著降低，进而缩短逆变器的死区时间。
沟槽栅结构沟槽栅虚设半导体器件空穴阻挡层掺杂区半导体衬底表面空穴发射极电极沟槽内表面寄生电容空穴存储多晶硅发射极逆变器上表面下表面氧化层衬底基区埋入死区填充半导体虚拟覆盖制作

[发明专利]一种增加VDMOS沟道密度的布图结构和布图方法-CN201811005873.6在审
发明人：赵少峰 -专利权人：赵少峰
申请日： 2018-08-30 - 公布日： 2018-11-27 - 主分类号： H01L27/02 文献下载
摘要：本发明实施例涉及一种增加VDMOS沟道密度的布图结构和布图方法,所述结构包括沿第一方向和第二方向重复排列的多个元胞：每个元胞包括第一沟槽栅、第二沟槽栅、第三沟槽栅和接触孔；每个元胞的第二沟槽栅与在第一方向上相邻一个元胞的第一沟槽栅为相互重合的同一沟槽栅；第一沟槽栅与第二沟槽栅平行设置，第三沟槽栅和接触孔置于第一沟槽栅与第二沟槽栅之间；第一方向为垂直第一沟槽栅与第二沟槽栅的方向；第二方向为平行第一沟槽栅与第二沟槽栅的方向；接触孔至第一沟槽栅、第二沟槽栅的间距、接触孔至元胞内的第三沟槽栅的间距以及相邻元胞内第三沟槽栅的间距均不小于第一最小间距；第三沟槽栅至第一沟槽栅、第二沟槽栅的间距均不小于第二最小间距。
沟槽栅元胞接触孔布图结构沟道平行设置相邻元胞重复排列重合垂直平行

[发明专利]一种增加VDMOS沟道密度的蛇形布图结构和布图方法-CN201811004844.8在审
发明人：赵少峰 -专利权人：无锡摩斯法特电子有限公司
申请日： 2018-08-30 - 公布日： 2018-11-27 - 主分类号： H01L27/02 文献下载
摘要：本发明实施例涉及一种增加VDMOS沟道密度的蛇形布图结构和布图方法,布图结构包括沿第一方向和第二方向重复排列的多个元胞：元胞包括：第一沟槽栅、第二沟槽栅、第三沟槽栅和两个接触孔；第一沟槽栅与第二沟槽栅沿第二方向相互平行设置，第三沟槽栅为S型，置于第一沟槽栅与第二沟槽栅之间；一个接触孔置于第三沟槽栅与第二沟槽栅之间，另一个接触孔置于第三沟槽栅与第一沟槽栅之间；其中，接触孔至第一沟槽栅、第二沟槽栅和第三沟槽栅的间距均不小于第一最小间距；第三沟槽栅至第一沟槽栅、第二沟槽栅的间距均不小于第二最小间距；每个元胞的第二沟槽栅与在第一方向上相邻一个元胞的第一沟槽栅为相互重合的同一沟槽栅；第一方向与第二方向相垂直。
沟槽栅接触孔元胞布图结构蛇形沟道平行设置重复排列重合垂直

[实用新型]一种增加VDMOS沟道密度的蛇形布图结构-CN201821420851.1有效
发明人：赵少峰 -专利权人：无锡摩斯法特电子有限公司
申请日： 2018-08-30 - 公布日： 2019-03-01 - 主分类号： H01L27/02 文献下载
摘要：本实用新型实施例涉及一种增加VDMOS沟道密度的蛇形布图结构,布图结构包括沿第一方向和第二方向重复排列的多个元胞：元胞包括：第一沟槽栅、第二沟槽栅、第三沟槽栅和两个接触孔；第一沟槽栅与第二沟槽栅沿第二方向相互平行设置，第三沟槽栅为S型，置于第一沟槽栅与第二沟槽栅之间；一个接触孔置于第三沟槽栅与第二沟槽栅之间，另一个接触孔置于第三沟槽栅与第一沟槽栅之间；其中，接触孔至第一沟槽栅、第二沟槽栅和第三沟槽栅的间距均不小于第一最小间距；第三沟槽栅至第一沟槽栅、第二沟槽栅的间距均不小于第二最小间距；每个元胞的第二沟槽栅与在第一方向上相邻一个元胞的第一沟槽栅为相互重合的同一沟槽栅；第一方向与第二方向相垂直。
沟槽栅接触孔元胞布图结构蛇形沟道本实用新型平行设置重复排列重合垂直

[发明专利]沟槽栅超结器件及其制造方法-CN201710768095.5在审
发明人：李昊 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2017-08-31 - 公布日： 2018-02-16 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种沟槽栅超结器件，沟槽栅的沟槽即栅沟槽沿长度方向上所述栅沟槽还延伸到过渡区中形成宽度变大的栅引出沟槽；在栅沟槽的侧面的顶部部分形成有栅氧化层、侧面底部和底部表面形成有厚度更厚的第一氧化层；栅引出沟槽的侧面和底部表面也形成有第一氧化层；栅沟槽中填充多晶硅栅和栅引出沟槽中填充栅引出多晶硅相接触并在栅引出多晶硅的顶部形成接触孔连接到由正面金属层组成的栅极，形成具有非台阶结构的栅引出结构，具有非台阶结构和和厚度更厚的第一氧化层的栅引出结构能提高栅的可靠性从而提高器件的鲁棒性本发明还公开了一种沟槽栅超结器件的制造方法。本发明能提高栅的可靠性，从而提高器件的鲁棒性。
沟槽栅超结器件及其制造方法

[发明专利]半导体器件及其形成方法、芯片-CN201910179350.1在审
发明人：赖海波;朱开兴;丘荣贵;赖思佳 -专利权人：福建龙夏电子科技有限公司
申请日： 2019-03-11 - 公布日： 2019-06-25 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种半导体器件及其形成方法、芯片，该器件包括：位于衬底内的终端沟槽栅结构和若干元胞沟槽栅结构；所述终端沟槽栅结构具有沿设定方向间隔排列的若干环形侧表面；若干所述元胞沟槽栅结构分别位于若干所述环形侧表面的内侧，且每一所述终端沟槽栅结构的环形侧表面与对应内侧的元胞沟槽栅结构的侧表面以恒定间距同心设置。本发明的技术方案解决了现有分裂栅沟槽型MOSFET的沟槽栅结构间距不能保持一致导致电参数一致性差的问题。
栅结构元胞沟槽终端沟槽半导体器件芯片电参数一致性沟槽型MOSFET 恒定沟槽栅结构方案解决方向间隔同心设置侧表面分裂栅衬底

[实用新型]半导体器件及芯片-CN201920301065.8有效
发明人：赖海波;朱开兴;丘荣贵;赖思佳 -专利权人：福建龙夏电子科技有限公司
申请日： 2019-03-11 - 公布日： 2019-10-18 - 主分类号： H01L29/78 文献下载
摘要：本实用新型涉及一种半导体器件及芯片，该器件包括：位于衬底内的终端沟槽栅结构和若干元胞沟槽栅结构；所述终端沟槽栅结构具有沿设定方向间隔排列的若干环形侧表面；若干所述元胞沟槽栅结构分别位于若干所述环形侧表面的内侧，且每一所述终端沟槽栅结构的环形侧表面与对应内侧的元胞沟槽栅结构的侧表面以恒定间距同心设置。本实用新型的技术方案解决了现有分裂栅沟槽型MOSFET的沟槽栅结构间距不能保持一致导致电参数一致性差的问题。
栅结构元胞沟槽终端沟槽半导体器件本实用新型芯片电参数一致性沟槽型MOSFET 恒定沟槽栅结构方案解决方向间隔同心设置侧表面分裂栅衬底

[实用新型]一种新型IGBT器件结构-CN202220750391.9有效
发明人：王万礼;刘晓芳;刘丽媛;张新玲;徐长坡 -专利权人：天津环鑫科技发展有限公司
申请日： 2022-04-02 - 公布日： 2022-08-12 - 主分类号： H01L29/739 文献下载
摘要：本实用新型提供一种新型IGBT器件结构，包括衬底、平面栅结构和多个沟槽栅结构，多个沟槽栅结构设于平面栅结构的两侧，平面栅结构与多个沟槽栅结构均设于衬底正面上。本实用新型的有益效果是采用平面栅结构和沟槽栅结构的混合结构，在保证器件静态参数基本不变的情况下达到更高的耐短路能够力和更加优化的动态特性。
一种新型 igbt 器件结构

[发明专利]半导体装置及其制造方法-CN201911100831.5在审
发明人：南奇亨 -专利权人：三星电子株式会社
申请日： 2019-11-12 - 公布日： 2020-05-26 - 主分类号： H01L27/108 文献下载
摘要：半导体装置包括：衬底中的有源区域；隔离膜，其限定衬底中的有源区域；栅沟槽，其延伸穿过有源区域和隔离膜，并且包括有源区域中的第一沟槽和隔离膜中的第二沟槽；栅电极，其包括主栅电极和传输栅电极，主栅电极填充第一沟槽的下部，并且传输栅电极填充第二沟槽的下部；支撑结构，其在传输栅电极上，该支撑结构填充第二沟槽的上部；以及栅绝缘膜，其介于隔离膜和传输栅电极之间以及支撑结构和传输栅电极之间。
半导体装置及其制造方法

[发明专利]一种屏蔽栅沟槽MOSFET结构及其制备方法-CN202210789630.6有效
发明人：高学;罗杰馨;柴展;王贺 -专利权人：上海功成半导体科技有限公司
申请日： 2022-07-05 - 公布日： 2023-06-13 - 主分类号： H01L21/8234 文献下载
摘要：本发明提供一种屏蔽栅沟槽MOSFET结构及其制备方法，该屏蔽栅沟槽MOSFET结构包括半导体层、第二沟槽、介电材料层、屏蔽栅层、第三沟槽、第四沟槽、栅介质层、栅导电层、屏蔽栅极接触孔及栅极接触孔，其中，第三沟槽沿X方向间隔设置于半导体层中，第二、第三沟槽所在区域设置有第一、第二端部区和中间区；介电材料层及屏蔽栅层位于第二沟槽中；第三沟槽位于中间区；第四沟槽位于屏蔽栅层沿X方向的两侧且与第三沟槽连通；栅介质层及栅导电层位于第三沟槽和第四沟槽中；屏蔽栅极接触孔与栅极接触孔的底部分别延伸至屏蔽栅层及栅导电层中。本发明通过于中间区形成与第四沟槽连通的第三沟槽，扩大了栅导电层中空间以形成栅极接触孔。
一种屏蔽沟槽 mosfet 结构及其制备方法

[发明专利]半导体器件及其制造方法-CN202111364757.5在审
发明人：晏恒;刘念;肖庆;刘珩;李继禄 -专利权人：武汉新芯集成电路制造有限公司
申请日： 2021-11-17 - 公布日： 2022-02-15 - 主分类号： H01L27/11517 文献下载
摘要：本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供一形成有浅沟槽隔离结构的衬底，浅沟槽隔离结构的顶面高于衬底的顶面，相邻两个浅沟槽隔离结构之间的衬底上形成有浮栅层，浮栅层的顶面高于浅沟槽隔离结构的顶面；形成至少一个沟槽于浅沟槽隔离结构中；形成栅间介质层于浮栅层和浅沟槽隔离结构上，栅间介质层覆盖至少一个沟槽，栅间介质层的相对介电常数大于浅沟槽隔离结构的相对介电常数；形成控制栅层于栅间介质层上。本发明的技术方案使得在技术节点变小时，能够确保存储区具有较高的耦合系数的同时，还能够避免半导体器件击穿以及避免相邻两个浮栅层之间产生信号干扰。
半导体器件及其制造方法

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
下一页»
尾页
共 100000 条