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[发明专利]一种高耐压的超结IGBT结构-CN202211453906.X在审
发明人：伍伟;喻明康;高崇兵 -专利权人：电子科技大学
申请日： 2022-11-21 - 公布日： 2023-03-21 - 主分类号： H01L29/739 文献下载
摘要：本发明提供了一种高耐压的超结IGBT结构，该结构在常规超结IGBT结构的基础上：引入P型浮空区结构，并对第一沟槽栅进行分离式设计，同时添加第二沟槽栅，并使俩沟槽栅之间的区域与发射极相连。由于第一沟槽栅附近P柱通过俩沟槽栅之间的区域与发射极短路，同时第一沟槽栅下部栅使栅底N柱反型形成P型环，屏蔽栅底的横向电场，使第一沟槽栅底电场强度较低，实现器件高耐压。在器件导通阶段，两个沟槽栅之间的P型耗尽区完全耗尽并反型，形成空穴势垒区，阻止空穴经由此处被发射极提取，增强电导调制效应，从而降低导通压降。
一种耐压 igbt 结构

[发明专利]沟槽栅超结器件及其制造方法-CN201710768048.0在审
发明人：李昊 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2017-08-31 - 公布日： 2018-01-16 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种沟槽栅超结器件，栅沟槽沿长度方向上延伸到过渡区中形成栅端头沟槽；在栅沟槽的侧面的顶部部分形成有栅氧化层、侧面底部和底部表面形成有厚度更厚的第一氧化层；栅端头沟槽的侧面和底部表面也形成有第一氧化层；栅沟槽中填充多晶硅栅和栅端头沟槽中填充栅引出多晶硅相接触且栅端头沟槽中的栅引出多晶硅还向终端保护区一侧延伸直至爬过由场氧层形成的台阶结构并位于场氧层栅的栅引出多晶硅的顶部形成接触孔连接到由正面金属层组成的栅极本发明还公开了一种沟槽栅超结器件的制造方法。本发明通过在栅引出结构区域中形成厚度更厚的第一氧化层，能同时提高栅的可靠性和EAS能力，从而能提高器件的鲁棒性。
沟槽栅超结器件及其制造方法

[发明专利]沟槽栅超结MOSFET-CN201710768129.0有效
发明人：李昊 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2017-08-31 - 公布日： 2020-06-09 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种沟槽栅超结MOSFET，器件的各沟槽栅形成于超结结构的在各P型柱和N型柱的交界面的顶部并跨越对应的交界面；由P阱组成各沟道区形成于N型柱的顶部；源区形成于沟道区的表面；沟道区和源区的顶部通过相同的接触孔同时连接到由正面金属层组成的源极；P型柱的顶部也通过接触孔连接到源极；寄生三极管由位于各N型柱顶部的源区、沟道区和漂移区组成；将沟槽栅设置为跨越P型柱和N型柱的交界面的结构使得沟槽栅的位于P型柱中的侧面部分在器件反向雪崩击穿时形成一个远离寄生三极管的雪崩电流路径
沟槽栅超结 mosfet

[发明专利]半导体超结功率器件-CN202111359631.9在审
发明人：刘伟;刘磊;袁愿林;王睿 -专利权人：苏州东微半导体股份有限公司
申请日： 2021-11-17 - 公布日： 2023-05-19 - 主分类号： H01L29/06 文献下载
摘要：本发明实施例提供的一种半导体超结功率器件，包括n型漏区、n型漂移区、多个p型柱，所述多个p型柱中的每个p型柱的宽度相等，且相邻的两个所述p型柱之间的间距相等；所述p型柱的顶部设有与所述p型柱一一对应的p型体区，所述p型体区内设有n型源区，所述p型体区的宽度均相等；介于相邻两个所述p型体区之间的两个栅沟槽，所述栅沟槽的宽度均相等；至少有部分p型体区的对称轴线与其对应的p型柱的对称轴线产生偏移，使得相邻两个所述p型体区之间的两个栅沟槽之间的间距具有至少两种不同的间距值。本发明可以使得半导体超结功率器件在开启或关断时的栅漏电容突变速度降低，减小半导体超结功率器件的栅极电压震荡。
半导体功率器件

[发明专利]沟槽栅超结功率器件的制造方法-CN201610470549.6有效
发明人：柯行飞 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2016-06-24 - 公布日： 2019-01-04 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种沟槽栅超结功率器件的制造方法，包括步骤：在N型外延层表面形成硬质掩模层；采用光刻工艺同时定义出沟槽栅和超结的第一和二沟槽形成区域；对N型外延层进行第一次刻蚀直到达到第一沟槽所要求的深度；形成保护层将第一沟槽的内侧表面覆盖；对N型外延层进行第二次刻蚀，第二次刻蚀仅对第二沟槽的形成区域的N型外延层进行刻蚀直到达到第二沟槽所要求的深度；在第二沟槽中外延填充P型硅；去除硬质掩模层和保护层并在第一沟槽的内形成栅介质层以及填充栅极导电材料本发明能防止沟槽栅和P型柱之间出现套准偏差，能提高工艺稳定性以及使器件的开启电压和导通压降更均匀，能使超结单元尺寸更小。
沟槽栅超结功率器件制造方法

[发明专利]沟槽栅超结器件及其制造方法-CN201610943557.8有效
发明人：肖胜安;曾大杰;李东升 -专利权人：深圳尚阳通科技有限公司
申请日： 2016-10-26 - 公布日： 2020-10-16 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种沟槽栅超结器件，第一原胞包括一个沟道P型柱和一个以上的浮空P型柱；在沟道P型柱的顶部两侧形成有P型阱、源区、沟槽栅和连接到源极的接触孔；浮空P型柱的顶部不形成P型阱、沟道和接触孔。第一原胞内的沟道P型柱和各浮空P型柱和N型柱的总宽度作为的步进，该步进大于超结单元的步进。本发明还公开了一种沟槽栅超结器件的制造方法。本发明能够提高超结器件的击穿电压和降低导通电阻，能在很低Vds下获得更高的Crss且在较大的Vds范围内能使得Crss的下降比较缓慢，从而能减缓了开关过程的速度、能有效降低器件在应用电路中的电磁干扰性能以及有效降低器件在应用电路中带来的电流和电压的过冲
沟槽栅超结器件及其制造方法

[实用新型]一种基于SIC的高压VDMOS器件-CN202120376880.8有效
发明人：陈利 -专利权人：厦门芯一代集成电路有限公司
申请日： 2021-02-18 - 公布日： 2021-09-14 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了一种基于SIC的高压VDMOS器件，包括：N型重掺杂衬底，P型掺杂区，N型掺杂区，超结区，P型阱区，P型重掺杂源区，N型重掺杂源区，高K绝缘层，栅极多晶硅区，栅极电极，源极电极和漏极电极；其中漏极电极设在N型重掺杂衬底下表面，N型重掺杂衬底上设有P型掺杂区、N型掺杂区、超结区，超结区设在中间，超结区的两侧设有N型掺杂区，N型掺杂区的两侧设有P型掺杂区，在P型掺杂区和N型掺杂区上设有P型阱区，在P型阱区上设有P型重掺杂源区和N型重掺杂源区，P型重掺杂源区远离栅结构区，栅结构区设在超结区上，对源极、漏极和栅极沉积金属电极。
一种基于 sic 高压 vdmos 器件

[发明专利]一种具有P柱区埋层的超结SGT结构及其制造方法-CN202211638023.6在审
发明人：汤雨欣;张园园;徐西昌 -专利权人：龙腾半导体股份有限公司
申请日： 2022-12-20 - 公布日： 2023-03-21 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种具有P柱区埋层的超结SGT结构及其制造方法。具体为包括N+Sub，所述N+Sub上方为交替设置的P柱区与N柱区，中央位置P柱区上方设置有深沟槽，两侧为超结区，深沟槽内设置有上、下两部分多晶硅，并且填充有二氧化硅层；下方的多晶硅为屏蔽栅，其两侧及底部为二氧化硅层，上方的多晶硅为栅极，其四周为二氧化硅层；两个超结区上方均为P体区，P体区内部靠近中心侧设置有N+源区；上下两面还淀积有金属化电极。本发明是全超结设计，故可以实现完全的电荷平衡，无需过度在意屏蔽栅的沟槽深度，降低了工艺难度。
一种具有柱区埋层 sgt 结构及其制造方法

[发明专利]沟槽栅超结器件及其制造方法-CN201610942417.9有效
发明人：肖胜安;曾大杰;李东升 -专利权人：深圳尚阳通科技有限公司
申请日： 2016-10-26 - 公布日： 2021-06-08 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种沟槽栅超结器件，P型柱分为接电极P型柱和浮空P型柱并组成步进大于超结单元步进的第一周期排列结构，电极P型柱的顶部形成有延伸到N型柱的P型阱和连接到源极的接触孔；浮空P型柱的顶部不形成P型阱和接触孔沟槽栅的长度方向和超结结构的长度方向垂直并排列成步进独立调节的第二周期排列结构。本发明还公开了一种沟槽栅超结器件的制造方法。
沟槽栅超结器件及其制造方法

[发明专利]采用屏蔽栅的超结MOSFET结构和制作方法-CN201910765366.0在审
发明人：钱振华;张艳旺 -专利权人：无锡橙芯微电子科技有限公司
申请日： 2019-08-19 - 公布日： 2019-10-29 - 主分类号： H01L29/786 文献下载
摘要：本发明涉及属于半导体器件的制造技术领域，具体是一种采用屏蔽栅的超结MOSFET结构和制作方法，所述采用屏蔽栅超结的MOSFET包括：半导体基板，所述半导体基板包括第一导电类型衬底层和外延层，所述外延层设于所述第一导电类型衬底层上，所述外延层上开设有X向并排的第一沟槽，所述第一沟槽沿Y向延伸，所述第一沟槽分为上部和下部，所述第一沟槽下部为屏蔽栅区，上部为栅极区，所述屏蔽栅区和栅极区之间通过氧化层隔开；所述屏蔽栅区包括屏蔽栅和位于所述屏蔽栅两侧和底面的屏蔽栅氧化层，所述栅极区包括栅极多晶硅和位于所述栅极多晶硅两侧的栅氧化层。
屏蔽栅外延层栅极区第一导电类型半导体基板超结MOSFET 栅极多晶硅衬底层屏蔽栅氧化层三维电荷平衡半导体器件调节器件动态特性栅氧化层氧化层超结电阻隔开耐压制作延伸制造

[实用新型]采用屏蔽栅的超结MOSFET结构-CN201921343891.5有效
发明人：钱振华;张艳旺 -专利权人：无锡橙芯微电子科技有限公司
申请日： 2019-08-19 - 公布日： 2020-07-03 - 主分类号： H01L29/786 文献下载
摘要：本实用新型涉及属于半导体器件的制造技术领域，具体是一种采用屏蔽栅的超结MOSFET结构，所述采用屏蔽栅的超结MOSFET结构包括：半导体基板，所述半导体基板包括第一导电类型衬底层和外延层，所述外延层设于所述第一导电类型衬底层上，所述外延层上开设有X向并排的第一沟槽，所述第一沟槽沿Y向延伸，所述第一沟槽分为上部和下部，所述第一沟槽下部为屏蔽栅区，上部为栅极区，所述屏蔽栅区和栅极区之间通过氧化层隔开；所述屏蔽栅区包括屏蔽栅和位于所述屏蔽栅两侧和底面的屏蔽栅氧化层，所述栅极区包括栅极多晶硅和位于所述栅极多晶硅两侧的栅氧化层。
采用屏蔽 mosfet 结构

[发明专利]一种抗EMI超结器件-CN202010047093.9有效
发明人：任敏;郭乔;雷清滢;谢欣桐;孙涵涵;郝超越;高巍;张波 -专利权人：电子科技大学
申请日： 2020-01-16 - 公布日： 2021-02-12 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种抗EMI超结器件，属于功率半导体器件技术领域。本发明提出的一种抗EMI超结器件，通过在漂移区内引入高K介质材料柱，从而与纵向相邻的半导体衬底、多晶硅调控栅形成MIS电容，并使多晶硅调控栅与外部电压调控模块相连，在不影响器件耐压的前提下，通过调节多晶硅调控栅上的电位
一种 emi 器件

[发明专利]超结器件及其制造方法-CN201811381200.0在审
发明人：肖胜安 -专利权人：深圳尚阳通科技有限公司
申请日： 2018-11-20 - 公布日： 2020-05-26 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种超结器件，由保护环氧化膜将电流流动区以及终端区的截止区打开，在电流流动区的超结结构的各P型柱的顶部都形成有P型阱；JFET离子注入由保护环氧化膜自对准定义并同时形成JFET区和包围截止区的电场阻挡层；栅极结构采用分栅平面栅结构，JFET离子注入在分栅平面栅的栅氧化膜的形成工艺之前进行，使JFET离子注入杂质具有经过栅氧化膜的热氧化工艺进行退火推进的结构。本发明还公开了一种超结器件的制造方法。
器件及其制造方法

[发明专利]超结MOSFET的制作方法-CN201410040931.4在审
发明人：马万里;刘竹 -专利权人：北大方正集团有限公司;深圳方正微电子有限公司
申请日： 2014-01-27 - 公布日： 2015-07-29 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种超结MOSFET的制作方法，该方法包括：对N型衬底外延层窗口下方的区域分别进行各向同性刻蚀和各向异性刻蚀，进而生长P型外延层以形成P型体区；在所述P型体区和所述N型衬底外延层的表面上依次生长栅氧化层和多晶硅层，并对所述多晶硅层上与所述P型体区对应的预设区域进行刻蚀，以露出所述栅氧化层，形成栅极；对所述P型体区的预设N型区域进行N型离子注入，以形成N型源区；在所述多晶硅层和所述栅氧化层上生长介质层和金属层，以完成所述超结通过优化P型体区的形成过程，避免了现有技术中P型离子的注入与驱入过程，使得超结MOSFET的制作工艺流程得以简化，降低了生产生本。
mosfet 制作方法

[发明专利]一种多通道超结IGBT器件-CN202110911954.8在审
发明人：吴玉舟;李菲;李欣;刘铁川;禹久赢 -专利权人：上海超致半导体科技有限公司
申请日： 2021-08-10 - 公布日： 2021-12-10 - 主分类号： H01L29/06 文献下载
摘要：本发明提出了一种多通道超结IGBT器件，包括金属化集电极、P‑衬底、位于P‑衬底上方的第一N型外延层及位于所述第一N型外延层上方的第二N外延层；所述第二N外延层中至少包括第一虚拟MOS元胞单元与MOS元胞单元，所述第一虚拟MOS元胞单元包括通过反应离子刻蚀形成的沟槽、在所述沟槽内部设置的热生长的栅氧化层及位于栅氧化层内的淀积的重掺杂多晶硅。本发明公开的器件结构打破传统超结IGBT器件PN柱节距的元胞尺寸限制，可根据器件的应用要求增减顶层MOS元胞和虚拟MOS元胞以调节超结IGBT器件的栅输入电容，防止器件开启时的电流震荡，提高器件抗EMI
一种通道 igbt 器件