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[发明专利]使用等离子体刻蚀进行超窄沟道图案化-CN201910744444.9有效
发明人：陈昭瑄;黄渊圣 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-08-13 - 公布日： 2023-04-25 - 主分类号： H01L21/3065 文献下载
摘要：本公开涉及使用等离子体刻蚀进行超窄沟道图案化。一种方法包括在图案化光致抗蚀剂上形成聚合物层。聚合物层延伸到图案化光致抗蚀剂的开口中。蚀刻聚合物层以暴露图案化光致抗蚀剂。蚀刻聚合物层和顶部底部抗反射涂层(BARC)以图案化顶部BARC，其中图案化光致抗蚀剂用作蚀刻掩模。顶部BARC用作蚀刻掩模来蚀刻底层。
使用等离子体刻蚀进行沟道图案

[发明专利]在导电层上形成图案化的绝缘层的方法及使用所述方法制造的制品-CN201980090152.6在审
发明人： T·M·温 -专利权人：康宁股份有限公司
申请日： 2019-11-12 - 公布日： 2021-09-03 - 主分类号： G02B26/00 文献下载
摘要：用于在导电层上形成图案化的绝缘层的方法可包括：通过激光烧蚀移除覆盖在掩模中的开口的周界上的绝缘层的环形区域。从导电层移除掩模，以移除设置在掩模上的过量的绝缘层部分，由此，绝缘层的剩余部分限定了设置在导电层的中心区域上的图案化的绝缘层，并且围绕导电层的中心区域的导电层的周围区域不被图案化的绝缘层覆盖。
导电形成图案绝缘方法使用制造制品

[发明专利]形成导电特征的方法-CN202011021844.6在审
发明人：郭宏瑞;蔡惠榕;汪嘉伟;张育慈 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-09-25 - 公布日： 2021-03-30 - 主分类号： H01L21/48 文献下载
摘要：本公开实施例提供一种形成导电特征的方法，所述方法包括：在衬底之上形成晶种层；在晶种层上形成图案化掩模层，其中图案化掩模层具有暴露出晶种层的开口；在开口中形成导电材料；移除图案化掩模层，以暴露出部分的晶种层
形成导电特征方法

[发明专利]FINFET及其形成方法-CN201710647541.7有效
发明人：张哲诚;林志翰;曾鸿辉 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-08-01 - 公布日： 2020-09-01 - 主分类号： H01L21/8234 文献下载
摘要：该方法包括在衬底上方形成图案化的掩模堆叠件，保护衬底的图案化的掩模堆叠件的部件具有均匀的宽度。去除由图案化的掩模堆叠件暴露的衬底的未保护部分以在衬底中形成多个凹槽，插入在邻近的凹槽之间的衬底的未去除部分形成多个鳍。去除多个鳍的部分，多个鳍的第一鳍的宽度小于多个鳍的第二鳍的宽度。
finfet 及其形成方法

[发明专利]包括鳍式场效应晶体管的半导体器件及其形成方法-CN201710403081.3有效
发明人：李东颖;叶致锴;李宗霖;杨育佳;萧孟轩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-06-01 - 公布日： 2021-10-08 - 主分类号： H01L21/8234 文献下载
摘要：在牺牲层上方形成掩模图案。通过使用掩模图案作为蚀刻掩模图案化牺牲层和源极/漏极结构，从而形成邻近于图案化的牺牲层和图案化的源极/漏极结构的开口。在开口中形成介电层。在形成介电层之后，去除图案化的牺牲层以在图案化的源极/漏极结构上方形成接触开口。在接触开口中形成导电层。本发明的实施例还涉及包括鳍式场效应晶体管(FinFET)的半导体器件。
包括场效应晶体管半导体器件及其形成方法

[发明专利]多重图案化方法-CN201810271979.4有效
发明人：范振豊;陈志壕;陈文彦 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-03-29 - 公布日： 2020-12-01 - 主分类号： H01L21/3213 文献下载
摘要：描述了半导体工艺中用于图案化的方法。形成其中具有切口的伪层。在伪层上方形成第一牺牲层，并且第一牺牲层的至少部分设置在切口中。在第一牺牲层上方形成第二牺牲层。将第二牺牲层图案化为具有第一图案。使用第二牺牲层的第一图案，将第一牺牲层图案化为具有第一图案。去除第二牺牲层。之后，包括改变第一牺牲层的第一图案的尺寸来在第一牺牲层中形成第二图案。使用第一牺牲层的第二图案，图案化伪层。沿着图案化的伪层的相应的侧壁形成掩模部分。使用掩模部分形成掩模。本发明的实施例还涉及多重图案化方法。
多重图案方法

[发明专利]一种通过两次图案化制做磁性隧道结阵列的方法-CN201611131067.4有效
发明人：张云森;麻榆阳;肖荣福 -专利权人：上海磁宇信息科技有限公司
申请日： 2016-12-09 - 公布日： 2022-02-01 - 主分类号： H01L43/12 文献下载
摘要：一种通过两次图案化制做磁性隧道结阵列的方法，包括：在底电极基底上依次形成磁性隧道结多层膜、硬掩模膜层和牺牲掩模膜层；形成含碳图膜层、无机抗反射层和光刻胶层，用光刻工艺图形化定义形成第一层图案；等离子预处理第一层图案光刻胶层；采用反应离子刻蚀工艺把第一层图案图形转移到硬掩模层；除去残留的含碳图膜层和聚合物；再次形成含碳图膜层、无机抗反射层和光刻胶层，用光刻工艺图形化定义形成第二层图案；等离子体预处理第二层图案光刻胶层；采用反应离子刻蚀工艺把第二层图案转移到硬掩模膜层，在第一层图案和第二层图案的交叉处，最终形成图形化定义的硬掩模；除去残留的含碳图膜层和聚合物；对磁性隧道结多层膜进行刻蚀。
一种通过两次图案制做磁性隧道阵列方法

[发明专利]用于制造静态随机存取存储器件的方法-CN201611058662.X有效
发明人：廖忠志 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-11-23 - 公布日： 2020-07-17 - 主分类号： H01L21/8244 文献下载
摘要：在绝缘层上方形成第一伪图案。在第一伪图案的侧壁上形成作为第二伪图案的侧壁间隔件层。去除第一伪图案，从而在绝缘层上方留下第二伪图案。在去除第一伪图案之后，分割第二伪图案。在绝缘层上方以及在分割的第二伪图案之间形成掩模层。在形成掩模层之后，去除多块第二掩模图案，从而形成具有对应于图案化的第二伪图案的开口的硬掩模层。通过将硬掩模层用作蚀刻掩模形成绝缘层，从而在绝缘层中形成贯通开口。在贯通开口中填充导电材料，从而形成接触条。
用于制造静态随机存取存储器方法

[发明专利]晶体管制造中的集成的纳米线及纳米带图案化-CN201780093313.8在审
发明人： L·P·古勒尔;B·古哈;M·阿姆斯特朗;T·加尼;W·许 -专利权人：英特尔公司
申请日： 2017-08-17 - 公布日： 2020-03-31 - 主分类号： H01L27/088 文献下载
摘要：基于专门的窄掩模结构的光刻图案化来制作窄结构和宽结构。可以采用多重图案化来限定窄掩模结构。可以通过对多个窄掩模结构的基于工艺的合并而获得宽掩模结构。可以基于窄掩模结构和残留的帽盖材料的加和将窄结构和宽结构蚀刻到下层当中。插塞图案可以进一步掩蔽帽盖层的未完全填满相邻的掩模结构之间的空间的部分。之后，可以基于窄掩模结构、插塞图案和残留的帽盖材料的加和对下层进行蚀刻。这样的方法可以用于对集成电路(IC)中的纳米带晶体管与纳米线晶体管进行集成。
晶体管制造中的集成纳米图案

[发明专利]蒸镀掩模、显示面板的制造方法以及显示面板-CN201780093993.3有效
发明人：山渕浩二;三井精一 -专利权人：夏普株式会社
申请日： 2017-08-23 - 公布日： 2022-01-18 - 主分类号： C23C14/04 文献下载
摘要：一种蒸镀掩模，其具备：外形限定掩模(55)，其形成有具有与显示区域的异形部分对应的形状的外形开口部(53)；以及掩模片(15)，其形成有图案化的分涂用的蒸镀孔(H)，蒸镀孔(H)的第一蒸镀孔(H1)与像素(pix)对应，蒸镀孔(H)的第二蒸镀孔(H2)与外形限定掩模(55)重叠。由此，即使显示区域的外形为异形，也能够通过不是异形的掩模片精度良好地形成图案化的蒸镀层。
蒸镀掩模显示面板制造方法以及

[发明专利]鳍状结构的制造方法-CN201710236563.4有效
发明人：李昆儒;许力介;廖羿涵;陆俊岑;林志勋;刘昕融 -专利权人：联华电子股份有限公司
申请日： 2017-04-12 - 公布日： 2021-04-09 - 主分类号： H01L21/336 文献下载
摘要：本发明公开一种鳍状结构的制造方法，包括在衬底上形成沿着第一方向延伸的图案化的触媒层与图案化的钝化层。图案化的钝化层位于图案化的触媒层上。在图案化的触媒层的至少一侧形成碳层。进行移除工艺，以移除每个空心碳管的上部及下部中最接近衬底的部分，以使留下多个残部做为掩模层。相邻的两个残部形成沿着第二方向延伸的条形图案。移除图案化的钝化层与图案化的触媒层。将掩模层的图案转移至衬底，以形成多个鳍状结构，以及移除所述掩模层。
结构制造方法

[发明专利]用于在集成电路中的互连线及相关连续性区块形成图案的方法-CN201710172771.2有效
发明人：杰森·伊葛尼·史蒂芬斯;古拉梅·伯奇;金炳烨;克雷格·麦可·小查尔德 -专利权人：格罗方德半导体公司
申请日： 2017-03-22 - 公布日： 2020-12-29 - 主分类号： H01L21/768 文献下载
摘要：一种用于在集成电路中的互连线及相关连续性区块形成图案的方法，包括提供在蚀刻掩模层上方布置具有心轴层的结构，该蚀刻掩模层布置于图案层上方，且该图案层布置于介电质堆叠上方。在该心轴层中图型化心轴阵列。在该阵列的心轴中完全选择性蚀刻贝塔沟槽，该贝塔沟槽套叠该图案层的贝塔阻隔掩模部。在该蚀刻掩模层中完全选择性蚀刻伽马沟槽，该伽马沟槽套叠该图案层的伽马阻隔掩模部。选择性蚀刻该结构以在该图案层中形成图案，该图案包括该伽马与贝塔阻隔掩模部。
用于集成电路中的互连相关连续性区块形成图案方法

[发明专利]制造磁电阻的装置的方法-CN201380021675.8有效
发明人： S·德石潘德;S·阿加瓦尔;K·纳盖尔 -专利权人：艾沃思宾技术公司
申请日： 2013-04-26 - 公布日： 2018-06-26 - 主分类号： G11C11/15 文献下载
摘要：一种制造基于磁电阻的装置的方法包括金属硬掩模，其对于顶部电极刻蚀化学剂是惰性的，并在磁性堆叠溅射期间具有低的溅射率。通过光致抗蚀剂图案化金属硬掩模，然后剥去该光致抗蚀剂，并通过金属硬掩模图案化顶部电极(在基于磁电阻的装置的磁性材料上面)。
金属硬掩模磁电阻顶部电极光致抗蚀剂图案光致抗蚀剂刻蚀化学剂磁性材料磁性堆叠惰性的溅射率图案化溅射制造

[发明专利]沉积掩模、及制造和使用沉积掩模的方法-CN202080017200.1在审
发明人：凯文·莫雷斯;亚历山大·N·勒纳 -专利权人：应用材料公司
申请日： 2020-02-20 - 公布日： 2021-10-08 - 主分类号： C23C14/04 文献下载
摘要：大体而言，本文描述的示例关于沉积掩模以及制造和使用这种沉积掩模的方法。示例包括用于形成沉积掩模的方法。掩模层沉积在基板上。穿过掩模层图案化掩模开口。具有穿过掩模层的掩模开口的掩模层延伸跨越基板开口。
沉积制造使用方法

[发明专利]用于在半导体器件中形成接触孔的方法-CN200610083376.9无效
发明人：李敏硕;李圣权 -专利权人：海力士半导体有限公司
申请日： 2006-06-06 - 公布日： 2006-12-27 - 主分类号： H01L21/311 文献下载
摘要：用于在半导体器件中形成接触孔的方法包括：在底结构之上形成绝缘层；在绝缘层之上形成硬掩模图案；使用硬掩模图案作为蚀刻掩模来蚀刻绝缘层的一部分以形成开口；在硬掩模图案和通过蚀刻而图案化的绝缘层的侧壁之上形成间隔物；蚀刻绝缘层的剩余部分以形成暴露底结构一部分的接触孔；以及去除间隔物和硬掩模图案。
用于半导体器件形成接触方法