[发明专利]NAND存储器及其形成方法在审

申请号：	201810786443.6	申请日：	2018-07-17
公开（公告）号：	CN110729303A	公开（公告）日：	2020-01-24
发明（设计）人：	曹恒;赵江;罗文军;杨海玩;仇圣棻	申请（专利权）人：	中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
主分类号：	H01L27/1157	分类号：	H01L27/1157;H01L27/11573
代理公司：	31237 上海思微知识产权代理事务所(普通合伙)	代理人：	屈蘅
地址：	201203 ***	国省代码：	上海;31
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摘要：	本发明提供了一种NAND存储器及其形成方法，基底包括多个交替排布的第一有源区和隔离区，以及连接第一有源区的第二有源区，在基底上形成与第一有源区相交的多条源极选择线、漏极选择线以及字线，字线位于源极选择线和漏极选择线之间，且第二有源区位于相邻的源极选择线之间，然后在相邻的源极选择线之间的第二有源区上形成多个共源极接触，在相邻的漏极选择线之间的每个第一有源区上形成漏极接触，与现有技术中呈条状的共源极接触相比，本发明中共源极接触与漏极接触的面积不会相差太大，从而避免刻蚀形成接触孔的过程中造成刻蚀负载效应，保证共源极接触与漏极接触的尺寸精度，提高NAND存储器的性能。
搜索关键词：	源区漏极选择线源极选择线漏极接触共源极基底字线刻蚀形成接触孔负载效应交替排布源极接触隔离区选择线刻蚀条源相交保证
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【主权项】：

1.一种NAND存储器的形成方法，其特征在于，包括：/n提供一基底，所述基底包括多个交替排布的第一有源区和隔离区，以及连接所述第一有源区的第二有源区；/n在所述基底上形成与所述第一有源区相交的多条源极选择线、漏极选择线以及字线，所述字线位于所述源极选择线和漏极选择线之间，且所述第二有源区位于相邻的源极选择线之间；/n在相邻的所述源极选择线之间的第二有源区上形成多个共源极接触，在相邻的所述漏极选择线之间的每个第一有源区上形成漏极接触。/n

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摘要：本发明提供了一种NAND存储器及其形成方法，基底包括多个交替排布的第一有源区和隔离区，以及连接第一有源区的第二有源区，在基底上形成与第一有源区相交的多条源极选择线、漏极选择线以及字线，字线位于源极选择线和漏极选择线之间，且第二有源区位于相邻的源极选择线之间，然后在相邻的源极选择线之间的第二有源区上形成多个共源极接触，在相邻的漏极选择线之间的每个第一有源区上形成漏极接触，与现有技术中呈条状的共源极接触相比，本发明中共源极接触与漏极接触的面积不会相差太大，从而避免刻蚀形成接触孔的过程中造成刻蚀负载效应，保证共源极接触与漏极接触的尺寸精度，提高NAND存储器的性能。

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摘要：一种三维(3D)半导体存储器件可以包括：堆叠结构，包括顺序地堆叠在衬底上的栅电极；以及穿透堆叠结构的垂直沟道。栅电极可以包括顺序地堆叠在衬底上的地选择栅电极、单元栅电极、串选择栅电极和擦除栅电极。

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摘要：半导体器件包括在半导体器件的衬底之上沿垂直方向堆叠的一串晶体管。该串可以包括第一子串、设置在第一子串之上的沟道连接体和第二子串。第一子串包括第一沟道结构，该第一沟道结构具有沿垂直方向延伸的第一沟道层和第一栅极电介质结构。第二子串堆叠在沟道连接体之上，并且具有第二沟道结构，该第二沟道结构包括沿垂直方向延伸的第二沟道层和第二栅极电介质结构。电耦合第一和第二沟道层的沟道连接体设置在第二栅极电介质结构下方，以使得能够在第二沟道层的底部区域中形成导电路径。底部区域与第二子串中的最下面的晶体管相关联。

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摘要：本申请案涉及集成组合件以及形成集成组合件的方法。一些实施例包含具有导电结构的集成组合件，所述导电结构包含在含金属材料上方的半导体材料。交替的导电层级及绝缘层级的堆叠位于所述导电结构上方。分区延伸穿过所述堆叠。所述分区具有壁区域，且具有两个或多于两个壁区域相交的拐角区域。所述导电结构包含直接在所述拐角区域下方延伸的第一部分，且包含直接在所述壁区域下方且并非直接在所述拐角区域下方的第二部分。所述第一部分具有第一厚度的所述半导体材料，且所述第二部分具有第二厚度的所述半导体材料。所述第一厚度大于所述第二厚度。一些实施例包含形成集成组合件的方法。

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摘要：在存储器件中，在衬底之上形成包括第一沟道结构、多个第一字线层和第一绝缘层的下存储单元串。所述第一沟道结构从衬底伸出，并且穿过所述第一字线层和所述第一绝缘层。堆栈间触点形成在所述下存储单元串之上并与所述第一沟道结构连接。在堆栈间触点之上形成上存储单元串。所述上存储单元串包括第二沟道结构、多个第二字线和第二绝缘层。所述第二沟道结构穿过所述第二字线和所述第二绝缘层，并且延伸到堆栈间触点中，并且进一步横向延伸到所述第二绝缘层中。所述第二沟道结构的沟道电介质区在所述堆栈间触点上方。

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摘要：本申请实施例公开了一种三维存储器的形成方法及三维存储器，其中，方法包括：提供一待处理的第一半导体结构，所述第一半导体结构具有在叠层结构内形成的沟道通孔，其中，所述叠层结构包括叠置的介质层和牺牲层；在所述沟道通孔内形成负电容材料层；在所述负电容材料层的表面形成存储功能层和沟道层，在所述叠层结构内形成栅极层，以形成所述三维存储器。

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摘要：实施方式提供一种半导体装置及其制造方法。半导体装置具备：布线衬底；第一半导体衬底设置在布线衬底的上方，且在表面形成着第一半导体电路的存储器衬底；第二半导体衬底设置在第一半导体衬底与布线衬底之间，比第一半导体衬底厚，且在表面形成着第二半导体电路的存储器衬底；凸块设置在第一半导体衬底与第二半导体衬底之间，将第一半导体衬底与第二半导体衬底电连接；第一粘接性树脂设置在第一半导体衬底与第二半导体衬底之间，粘接第一半导体衬底与第二半导体衬底；密封树脂形成在第一半导体衬底与第二半导体衬底之间、第二半导体衬底与布线衬底之间及第一半导体衬底与第二半导体衬底的周围，将第一半导体衬底与第二半导体衬底密封。

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摘要：提供一种垂直半导体装置，所述垂直半导体装置包括导电图案结构、存储器层、柱结构以及第二绝缘图案和第三绝缘图案。导电图案结构包括导电图案和绝缘层，并且可包括在第一方向上延伸的第一部分和从第一部分的侧壁突出的第二部分。导电图案结构布置在与第一方向垂直的第二方向上以在其间形成沟槽。存储器层形成在导电图案结构的侧壁上。沟槽中的均包括形成在存储器层上的沟道图案和第一绝缘图案的柱结构在第一方向上彼此分隔开。第二绝缘图案形成在柱结构之间。第三绝缘图案形成在一些柱结构之间并且具有与第二绝缘图案的形状不同的形状。

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摘要：提供一种半导体装置和用于制造该半导体装置的方法。所述半导体装置包括：基底；堆叠结构，包括交替地堆叠在基底上的栅极图案和层间绝缘膜；绝缘柱，在堆叠结构内沿基底的厚度方向延伸；多晶金属氧化物膜，在绝缘柱与堆叠结构之间沿绝缘柱的侧壁延伸；具有过渡金属的衬膜，在绝缘柱与多晶金属氧化物膜之间；以及隧道绝缘膜、电荷存储膜和阻挡绝缘膜，按次序设置在多晶金属氧化物膜与栅极图案之间。

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摘要：本申请实施例提供一种三维存储器及其制备方法、电子设备。所述三维存储器件的制备方法，包括：提供半导体结构，其中，所述半导体结构包括衬底、位于所述衬底上的下堆叠结构、嵌设于所述衬底和所述下堆叠结构的外延层、以及嵌设于所述下堆叠结构内且位于所述外延层表面的填充结构，所述填充结构包括蚀刻阻挡层；在所述下堆叠结构背离所述衬底的表面形成上堆叠结构；蚀刻形成贯穿所述上堆叠结构的上沟道孔以露出所述填充结构，所述蚀刻阻挡层阻挡蚀刻液蚀刻所述外延层。本申请实施例所述三维存储器件的制备方法采用蚀刻阻挡层来阻挡蚀刻液蚀刻所述外延层，防止所述外延层的表面被蚀刻液所破坏，有利于提高后续形成的三维存储器件的电学性能。

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专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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