[实用新型]存储单元无效

申请号：	200420118174.X	申请日：	2004-11-24
公开（公告）号：	CN2751445Y	公开（公告）日：	2006-01-11
发明（设计）人：	廖忠志	申请（专利权）人：	台湾积体电路制造股份有限公司
主分类号：	H01L27/10	分类号：	H01L27/10
代理公司：	北京三友知识产权代理有限公司	代理人：	李强
地址：	台湾省新竹***	国省代码：	中国台湾;71
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摘要：	本实用新型提供一种用于CMOS的存储器结构，用以降低软错误(soft－errors)的发生。在此存储单元的布局中，晶体管的源极至漏极轴与存储单元的较短边平行，且此存储单元具有一较长边与一较短边，其中较长边较佳为较短边的2倍长，如此可利用较短的井路径来降低晶体管与井条状处间的电阻，且较短的井条状处可降低操作时的电压与减少软错误的发生。
搜索关键词：	存储单元
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【主权项】：

1.一种存储单元，其特征在于，包括：一p井区具有至少一NMOS晶体管形成于其中，且此NMOS晶体管具有一NMOS有源区；以及一n井区具有至少一PMOS晶体管形成于其中；以及其中该存储单元具有一长边与一短边，此长边至少为此短边的两倍长，且上述p井的纵轴与此短边平行。

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摘要：本发明的目的在于通过简便的工艺提供优异的集成电路。本发明是一种集成电路，至少具有：存储阵列，其存储数据；整流电路，其对交流电流进行整流而生成直流电压；逻辑电路，其读出上述存储阵列所存储的数据，上述存储阵列具有第一半导体元件，该第一半导体元件具有第一半导体层，上述整流电路具有第二半导体元件，该第二半导体元件具有第二半导体层，上述逻辑电路具有第三半导体元件，该第三半导体元件具有第三半导体层，上述第一半导体元件是存储元件，上述第二半导体元件是整流元件，上述第三半导体元件是逻辑元件，上述第二半导体层是具有整流作用的功能层，上述第三半导体层是逻辑元件的沟道层，上述第一半导体层、上述第二半导体层和上述第三半导体层全部由同一材料形成，上述具有整流作用的功能层和上述沟道层全部由同一材料形成，该同一材料包含选自有机半导体、碳纳米管、石墨烯、富勒烯中的至少一种。

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摘要：本发明提供一种半导体器件及其制造方法，半导体器件包括：半导体衬底，所述半导体衬底内具有浅沟槽及所述浅沟槽限定的有源区，在沿预设方向上，所述浅沟槽具有交替排布的第一区域及第二区域，所述第一区域的宽度大于所述第二区域的宽度；浅沟槽隔离结构，填充在所述浅沟槽内，在所述第一区域，所述浅沟槽隔离结构至少包括依次设置的第一填充层及第二填充层，其中，所述第二填充层为低K介质层，在所述第二区域，所述浅沟槽隔离结构至少包括所述第一填充层。本发明优点是，利用第二填充层(低K介质材料)的隔离作用而阻挡电子的流通，从而避免了寄生电容的产生，从而避免了漏电流的产生，大大提高了半导体器件的电学性能，提高半导体器件的良率。

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摘要：一种铁电存储器(1)及电子设备，铁电存储器(1)包括：至少一个存储单元(10)；存储单元(10)包括：外侧电极(101)、中心电极(102)，以及铁电结构(103)；铁电结构(103)包括：铁电材料，以及在第一方向(F1)上贯穿铁电材料的通孔(U)；中心电极(102)为位于通孔(U)内的条状结构；外侧电极(101)包围部分铁电结构(103)；铁电结构(103)的初始电极化方向(T)为平行于第一平面的任一方向，第一平面为垂直于第一方向(F1)且穿过外侧电极(101)的平面。铁电存储器(1)将外侧电极(101)设置为包围部分铁电结构(103)，中心电极(102)位于铁电结构(103)的通孔(U)内，在铁电存储器(1)的制作过程中，只要使铁电结构(103)的初始极化方向(T)平行于第一平面即可，无需精确设计和计算铁电材料的极化方向和微纳加工方向，对加工精度的要求较低，制作工艺的难度较小。

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摘要：本发明属于半导体技术领域，具体为一种二维互补型存储器及其制备方法。本发明二维互补型存储器包括：衬底；底电极阵列，包括多条沿第一方向延伸，沿第二方向排列的线状底电极；在底电极阵列上依次形成的第一BN二维材料层、石墨烯二维材料层、第二BN二维材料层；以及顶电极阵列，包括多条沿第二方向延伸，沿第一方向排列的线状顶电极，其中，所述第一方向与所述第二方向垂直。本发明采用独立的互补型存储器解决交叉阵列中的“潜行电流”问题，提高了材料的选择范围，同时全二维材料构建的范德瓦尔斯异质结作为互补型存储器的功能层，可缩减至原子级别的厚度，有效提高二维存储器的高密度集成能力。

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摘要：本发明提供一种集成器件、电子设备及集成器件的制作方法，集成器件包括衬底，衬底包括相互连接的第一衬底和第二衬底，第一衬底上设置有压力传感器，压力传感器包括第一电极、第一P型重掺杂层和第一P型轻掺杂层，第一P型重掺杂层与第一电极连接，第二衬底上设置有温度传感器，温度传感器包括P型二极管。该集成器件采用P型二极管可以使得温度传感器的制作工艺与压力传感器的制作工艺相兼容，能够在压力传感器的制作工艺台制备温度传感器，制作P型二极管时实现工艺兼容，具有制作工艺简单、制造成本低的优点；并且相较于普通的半导体电阻，具有更高的灵敏度。

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申请日： 2020-12-01 - 公布日： 2022-09-20 - 主分类号： H01L27/10
摘要：本发明属于深紫外LED芯片领域公开了一种深紫外LED集成芯片及其制备方法，该芯片是以单一一片外延生长有AlGaN外延片的晶圆衬底为基底，集成有至少2个PN结单元；每一个PN结单元作为一个深紫外LED发光单元，能够实现发光波长λ280nm的深紫外发光；每一个PN结单元均具有N电极焊盘和P电极焊盘，这些PN结单元彼此构成并联关系和/或串联关系。本发明通过对芯片的集成设计及相应的制备方法等进行改进，在单一一片晶圆基底上进行若干发光单元串联和/或并联的集成，为现有技术中的模组封装提供了另一替代途径。且能够降低每个发光单元所对应的封装材料和人力成本，同时可以大大的减小器件的体积，适用于各种深紫外LED倒装芯片的集成。

一种三维铁电存储器、制作方法及电子设备-202080092634.8
发明人：张岩;杨喜超;魏侠;秦健鹰 -专利权人：华为技术有限公司
申请日： 2020-05-29 - 公布日： 2022-08-19 - 主分类号： H01L27/10
摘要：本申请提供了一种三维铁电存储器的制作方法，该方法能够在保证三维铁电存储器具有较好的耐久性，同时又能降低三维铁电存储器制作过程中的刻蚀难度。该方法包括：在衬底上形成堆叠层，该堆叠层包括堆叠且交替设置的隔离层和牺牲层；在堆叠层中设置多列第一电压线，在多列第一电压线中任意相邻的两列第一电压线之间设置隔离凹槽；刻蚀掉堆叠层中的牺牲层，并形成与隔离层堆叠且交替设置的金属层以得到存储层，金属层包括铁电层和多个第二电压线，铁电层包围多个第二电压线和多列第一电压线位于金属层的部分，以使金属层中形成MFM结构，保证了该三维铁电存储器的耐久性。同时由于牺牲层为易腐蚀的材料，从而可以降低制作过程中的刻蚀难度。

层叠半导体、晶圆层叠体、层叠半导体的制造方法、辅助装置以及程序-201980100812.4
发明人：梶谷一彦 -专利权人：超极存储器股份有限公司
申请日： 2019-10-09 - 公布日： 2022-05-06 - 主分类号： H01L27/10
摘要：本发明提供一种能够抑制制造成本的层叠半导体、晶圆层叠体、层叠半导体的制造方法、辅助装置以及程序。一种由多个芯片层叠构成的层叠半导体，具有：逻辑芯片；以及存储器部，其层叠在所述逻辑芯片，具有至少一个能够与所述逻辑芯片通信的存储器芯片，所述存储器芯片具有：至少两个存储器主体，其在与层叠方向交叉的方向排列设置，所述存储器主体具有存储器电路；以及连接部，其在所述存储器主体之间以规定的宽度设置，将排列设置的所述多个存储器主体分别连接。

包括多个量子处理元件的量子处理装置-201680045977.2
发明人： A·德祖拉克;M·维尔德霍斯特;C-W·H·杨 -专利权人：新南创新私人有限公司
申请日： 2016-08-05 - 公布日： 2022-04-19 - 主分类号： H01L27/10
摘要：本发明涉及一种包括多个量子处理元件的量子处理装置。本公开提供了针对用于执行量子处理的量子处理装置的可扩展架构。该架构基于全硅CMOS制造技术。基于晶体管的控制电路与浮置栅极一起被用于操作量子位的二维阵列。该量子位由被限制在量子点中的单个电子的自旋状态来限定。

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发明人： S.B.赫纳;W-Y.H.钱;J.周;E.哈拉里 -专利权人：日升存储公司
申请日： 2019-12-04 - 公布日： 2021-07-23 - 主分类号： H01L27/10
摘要：各种方法克服了局限性，并且通过以下来实现出色的缩放(i)用具有较低挑战性的纵横比的两个或更多个蚀刻步骤替换高度挑战性的高纵横比的单个蚀刻步骤，并且涉及更宽和机械稳定性更高的有源条带，(ii)在高纵横比蚀刻步骤和后续处理步骤中使用电介质支柱来支撑和保持结构稳定性，或(iii)使用多个遮蔽步骤以提供具有较低挑战性的纵横比的两个或更多个蚀刻步骤，并且涉及更宽且机械稳定性更高的有源条带。

半导体装置-201710109753.X
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申请日： 2017-02-28 - 公布日： 2021-05-28 - 主分类号： H01L27/10
摘要：本发明涉及半导体装置。根据本实施方案的半导体装置包括：多个第一导电层，其在基板上方排列于第一方向，该第一方向与基板的上表面相交；半导体层，其面向该多个第一导电层的侧面并在作为其纵向方向的第一方向上延伸；配线部，其通过使第一导电层的端部分别处于不同位置而配置；和晶体管，其位于配线部的上方。该晶体管包括：沟道部，其配置在与第二导电层相同的高度，第二导电层为多个第一导电层的一个；栅极绝缘膜，其配置在沟道部的上表面；和栅极电极层，其配置在栅极绝缘膜的上表面。

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发明人：谷口泰弘;葛西秀男;川嶋泰彦;樱井良多郎;品川裕;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2015-10-09 - 公布日： 2021-02-26 - 主分类号： H01L27/10
摘要：本发明提供一种反熔丝存储器及半导体存储装置，其中，反熔丝存储器(2b)中未使用如现有技术的控制电路，而设置有半导体接合结构的整流元件(3)，通过存储器栅极(G)和字线(WL1)的电压值，使从存储器栅极(G)向字线(WL1)施加电压成为反向偏置电压，通过该整流元件(3)能够阻断从存储器栅极(G)向字线(WL1)的电压施加，因此，不需要如现有技术的用来选择性地向存储器电容施加电压的开关晶体管，或用来使开关晶体管进行导通截止动作的开关控制电路，相应地能够实现小型化。

纳米间隙电极、其制造方法以及具有纳米间隙电极的纳米器件-201980025414.0
发明人：真岛豊;崔伦永;权雅璘 -专利权人：国立研究开发法人科学技术振兴机构
申请日： 2019-02-28 - 公布日： 2020-11-24 - 主分类号： H01L27/10
摘要：一种纳米间隙电极，包括：第一电极，所述第一电极包括第一电极层和第一金属粒子，所述第一金属粒子配置在第一电极层的一个端部上；以及第二电极，所述第二电极包括第二电极层和第二金属粒子，所述第二金属粒子配置在第二电极层的一个端部上。第一金属粒子与第二金属粒子之间具有间隙且第一金属粒子与第二金属粒子相对地配置，第一金属粒子及第二金属粒子的一端至另一端的最大宽度为小于等于10nm，第一金属粒子与第二金属粒子之间的间隙的长度为小于等于10nm。

一种柔性显示面板、显示装置和柔性显示面板的制作方法-201810167204.2
发明人：金健;苏聪艺 -专利权人：上海天马有机发光显示技术有限公司;天马微电子股份有限公司
申请日： 2016-12-28 - 公布日： 2020-11-03 - 主分类号： H01L27/10
摘要：本发明实施例公开了一种柔性显示面板、显示装置和柔性显示面板的制作方法。其中，柔性显示面板包括：柔性基板；有机发光层,位于所述柔性基板一侧；薄膜封装层，位于所述有机发光层背离所述柔性基板的一侧，所述薄膜封装层包括至少一个有机封装层和至少一个无机封装层；其中，所述柔性显示面板包括至少一个弯折区，所述弯折区内至少一有机封装层在远离所述有机发光层的一侧形成有至少一个凹陷部，且所述凹陷部的底面宽度W取值为其中n为弯折区的最大弯折角度，0°＜n≤180°，R为弯折区的弯折半径。本发明实施例提供的技术方案，有效减小了显示面板弯折时弯折区的应力，提高显示面板的弯曲性能。

半导体存储装置-201680008338.9
发明人：葛西秀男;谷口泰弘;川嶋泰彦;樱井良多郎;品川裕;户谷达郎;山口贵德;大和田福夫;吉田信司;畑田辉男;野田敏史;加藤贵文;村谷哲也;奥山幸祐 -专利权人：株式会社佛罗迪亚
申请日： 2016-02-19 - 公布日： 2020-09-25 - 主分类号： H01L27/10
摘要：本发明的半导体存储装置(1)中，不使用如现有的控制电路，可通过施加到存储器电容(4)的存储器栅极(G)和字线的电压值，通过整流元件(3)阻断从存储器栅极(G)施加到字线的电压，因此不需要如现有的开关晶体管或者用于使开关晶体管进行导通和截止动作的开关控制电路，从而相应地能够实现小型化。另外，在半导体存储装置(1)中，通过彼此相邻的四个反熔丝存储器(2a6，2a7，2a10，2a11)共用一个位线连接器(BC15)，且例如彼此相邻的四个反熔丝存储器(2a3，2a4，2a7，2a8)共用一个字线连接器(WC12)，由此与每个反熔丝存储器上设置位线连接器和字线连接器的情况相比，能够实现整体装置的小型化。

存储单元部件阵列-201580049869.8
发明人：寺田晴彦;北川真 -专利权人：索尼半导体解决方案公司
申请日： 2015-07-16 - 公布日： 2020-08-21 - 主分类号： H01L27/10
摘要：在根据本发明的存储单元部件阵列中，包括第一配线31、第二配线和非易失性存储单元的存储单元部件10在第一方向和第二方向上以二维矩阵形式布置，每个存储单元部件中在其下方设置有控制电路，控制电路由第一控制电路50和第二控制电路60构成，第二配线连接到第二控制电路60，构成存储单元部件的第一配线31中的一部分连接到构成相同存储单元部件的第一控制电路50，第一配线31中的其余配线连接到构成在第一方向上相邻的相邻存储单元部件的第一控制电路50。

半导体存储装置-201880014096.3
发明人：小柳胜 -专利权人：东芝存储器株式会社
申请日： 2018-01-19 - 公布日： 2019-11-12 - 主分类号： H01L27/10
摘要：本发明提供一种能降低制造成本的半导体存储装置。一实施方式的半导体存储装置具备：第1衬底；第1元件层，设置在所述第1衬底的上表面上；第2衬底；及第2元件层，设置在所述第2衬底的上表面上。所述第1衬底包含第1通孔。所述第1元件层包含与所述第1通孔电连接且设置在所述第1元件层的上表面上的第1焊垫，所述第2衬底包含第2通孔。所述第2元件层包含与所述第2通孔电连接且设置在所述第2元件层的上表面上的第2焊垫。所述第2元件层的上表面对向地设置在上位第1元件层的上表面上。所述第1焊垫及所述第2焊垫相对于所述第1元件层及所述第2元件层相对向的面而对称地设置，且相互电连接。

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申请日： 2015-01-26 - 公布日： 2019-08-06 - 主分类号： H01L27/10
摘要：本发明涉及变容二极管、用于制备该变容二极管的方法、以及具有这种变容二极管的存储器和检测器，其中，所述变容二极管具有第一电极和第二电极以及接触式布置在这两个电极之间的层布置，并且其中，所述层布置在从第一电极向第二电极的方向上相继具有由铁电材料制成的层和由介电材料制成的具有带电杂质的电绝缘层。

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摘要：在一些实施例中，一种半导体结构包括第一器件和第二器件。第一器件具有第一表面。第一器件包括由第一材料系统限定的第一有源区域。第二器件具有第二表面。第二表面与第一表面共平面。第二器件包括由第二材料系统限定的第二有源区域。第二材料系统不同于第一材料系统。

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发明人：加藤纯男;上田直树 -专利权人：夏普株式会社
申请日： 2014-08-15 - 公布日： 2019-06-14 - 主分类号： H01L27/10
摘要：半导体装置包括存储晶体管(10A)，该存储晶体管(10A)是能够从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变化到漏极电流Ids不依赖于栅极电压Vg的电阻体状态的存储晶体管，存储晶体管(10A)具有栅极电极(3)、金属氧化物层(7)、栅极绝缘膜(5)、源极和漏极电极，漏极电极(9d)具有包含由熔点为1200℃以上的第一金属形成的第一漏极金属层(9d1)和由熔点低于第一金属的第二金属形成的第二漏极金属层(9d2)的层叠结构，在从衬底的表面的法线方向观察时，漏极电极9d的一部分P与金属氧化物层(7)和栅极电极(3)这两者都重叠，漏极电极(9d)的一部分(P)包含第一漏极金属层(9d1)且不包含第二漏极金属层(9d2)。

具有深沟槽隔离结构的方法及半导体结构-201480040611.7
发明人： T·塔穆拉;B·胡;S·彭德哈卡尔;G·马图尔 -专利权人：德克萨斯仪器股份有限公司
申请日： 2014-07-17 - 公布日： 2019-06-04 - 主分类号： H01L27/10
摘要：晶体管阵列(300)的密度通过在半导体材料(114)中形成一个或多个深沟槽隔离结构(312，314)来增加。深沟槽隔离结构(312，314)横向围绕阵列(300)中的晶体管。深沟槽隔离结构(312，314)限制掺杂物的横向扩散和电子载流子的横向移动。

半导体元件及其制作方法-201510207915.4
发明人：赵秋吉;吴灵;孟伟;焦志辉;李志国;任驰 -专利权人：联华电子股份有限公司
申请日： 2015-04-28 - 公布日： 2019-04-26 - 主分类号： H01L27/10
摘要：本发明公开一种半导体元件及其制作方法，该半导体元件包括一基材、多个存储单元、一逻辑晶体管栅极以及一高压晶体管栅极。其中，基材至少具有一存储器区、一高压区和一逻辑区。这些存储单元位于存储器区上。逻辑晶体管栅极位于逻辑区上。高压晶体管栅极具有第一部分和第二部分，彼此电性接触且相互堆叠于高压区上。高压晶体管栅极的厚度实质大于逻辑晶体管栅极的厚度。

存储装置-201680089186.X
发明人：伊东干彦;小柳胜;中谷真史;吉原正浩;奥野晋也;长坂繁辉 -专利权人：东芝存储器株式会社
申请日： 2016-09-23 - 公布日： 2019-04-26 - 主分类号： H01L27/10
摘要：本实施方式的存储装置包含：第1存储芯片，包含第1电路、第1及第2端子；第2存储芯片，包含第2电路及第3端子；及接口芯片，包含第1及第2电压产生电路。所述第2存储芯片设置在所述第1存储芯片上方，所述接口芯片设置在所述第1存储芯片下方。所述第1端子的第1端部连接于所述第1电路，所述第1端子的第2端部连接于所述第1电压产生电路。所述第2端子的第3端部连接于所述第3端子，所述第2端子的第4端部连接于所述第2电压产生电路。所述第3端子的第5端部连接于所述第2电路，所述第3端子的第6端部经由所述第2端子连接于所述第2电压产生电路。在相对所述第1存储芯片的表面垂直的方向上，所述第3端部不与所述第4端部重叠，所述第3端部与所述第6端部重叠。

三维半导体存储器结构及相应的方法与装置-201510001701.1
发明人：杨金成 -专利权人：旺宏电子股份有限公司
申请日： 2015-01-05 - 公布日： 2019-04-23 - 主分类号： H01L27/10
摘要：本发明提供了一种3D半导体存储器中的LC模块的布局设计配置，其避免大的段差高度。此布局设计配置建立绝缘/导电层对，其中邻近的对在高度上的差异不超过两个绝缘/导电层对的厚度。

半导体装置-201780054066.0
发明人：山本薰 -专利权人：夏普株式会社
申请日： 2017-08-28 - 公布日： 2019-04-16 - 主分类号： H01L27/10
摘要：半导体装置是具有多个存储单元(MC1、MC2)的半导体装置，多个存储单元(MC1、MC2)各自具有：存储晶体管(10M)，其具有氧化物半导体层(17M)作为活性层；以及第1选择晶体管(10S)，其具有结晶质硅层(13S)作为活性层，以串联的方式连接到存储晶体管(10M)。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[实用新型]存储单元无效

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