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[发明专利]运算处理装置-CN202310817708.5在审
发明人： 梶谷一彦;安达隆郎 -专利权人：超极存储器股份有限公司
申请日： 2017-06-02 - 公布日： 2023-10-13 - 主分类号： G11C5/02 文献下载
摘要：本发明的运算处理装置具有：处理部主体(21)，其在规定的第一方向(F1)上排列设置；多个路由器部(30)，其排列设置在与各个所述处理部主体(21)的所述第一方向(F1)交叉的第二方向(F2)上，对多个所述处理部主体(21)之间的数据通信进行中继；以及通信线(12)，其连接多个所述路由器部(30)，所述处理部主体(21)具有排列设置在与所述第一方向(F1)交叉的所述第二方向(F2)上的多个子部(22)，所述子部(22)具有一个运算部(23)和一个存储部(24)，所述运算部(23)包含至少一个核(25)，所述存储部(24)排列设置在所述运算部(23)的第一方向(F1)上。
运算处理装置

[发明专利]半导体模块-CN201780091511.0有效
发明人： 梶谷一彦;安达隆郎 -专利权人：超极存储器股份有限公司
申请日： 2017-06-02 - 公布日： 2023-07-11 - 主分类号： G11C5/02 文献下载
摘要：本发明提供一种半导体模块，通过能够扩大存储带宽并且减少耗电从而能够提高数据传输效率。半导体模块(1)具有中介层(10)和处理部(20)，所述处理部(20)载置在所述中介层(10)并与所述中介层(10)电连接，所述处理部具有在沿所述中介层(10)的板面的第一方向(F1)上排列设置的多个处理部主体(21)，所述处理部主体(21)具有多个子部(22)，所述子部(22)具有一个运算部(23)和一个存储部(24)，所述运算部(23)包含至少一个核(25)，所述存储部(24)由层叠型RAM模块构成，并排列设置在运算部(23)的第一方向(F1)上，多个所述子部(22)排列设置在与第一方向(F1)交叉的第二方向(F2)上。
半导体模块

[发明专利]层叠半导体、晶圆层叠体、层叠半导体的制造方法、辅助装置以及程序-CN201980100812.4在审
发明人： 梶谷一彦 -专利权人：超极存储器股份有限公司
申请日： 2019-10-09 - 公布日： 2022-05-06 - 主分类号： H01L27/10 文献下载
摘要：本发明提供一种能够抑制制造成本的层叠半导体、晶圆层叠体、层叠半导体的制造方法、辅助装置以及程序。一种由多个芯片层叠构成的层叠半导体，具有：逻辑芯片；以及存储器部，其层叠在所述逻辑芯片，具有至少一个能够与所述逻辑芯片通信的存储器芯片，所述存储器芯片具有：至少两个存储器主体，其在与层叠方向交叉的方向排列设置，所述存储器主体具有存储器电路；以及连接部，其在所述存储器主体之间以规定的宽度设置，将排列设置的所述多个存储器主体分别连接。
层叠半导体制造方法辅助装置以及程序

[发明专利]具有单端读出放大器的半导体器件-CN200910128946.5无效
发明人： 梶谷一彦 -专利权人：尔必达存储器株式会社
申请日： 2009-03-17 - 公布日： 2009-09-23 - 主分类号： G11C7/06 文献下载
摘要：本发明涉及具有单端读出放大器的半导体器件。通过单个MOS晶体管放大信号电压，由此防止了芯片面积的增大。半导体存储器件中的读出放大器具有存储单元，存储单元用于基于信号输入/输出端和电源端之间的电阻值的大小来存储信息，半导体存储器件具有以下结构，在该结构中，在从存储单元读取信号的过程中位线电容减小，其中，放大器通过利用具有单端结构的单个MOS晶体管将从输入/输出端输出的信号放大。
具有读出放大器半导体器件

[发明专利]具有单端读出放大器的半导体器件-CN200910128943.1无效
发明人： 梶谷一彦 -专利权人：尔必达存储器株式会社
申请日： 2009-03-17 - 公布日： 2009-09-23 - 主分类号： G11C7/06 文献下载
摘要：本发明涉及具有单端读出放大器的半导体器件。在防止芯片尺寸增大且抑制了功耗增大的同时，来对MOS晶体管的温度相关性进行补偿。该半导体器件具有DRAM单元，DRAM单元由信息电荷累积电容器和存储单元选择晶体管构造，监控构成读出电路的MOS晶体管的阈值电压值，并且通过利用以下转移率来转换MOS晶体管的被监控的阈值电压值，其中，转移率是基于信息电荷累积电容器的电容和位线的寄生电容来确定的。将被转换的电压值电平偏移，使得预充电电路的预充电电压为预设值电压，对于电平偏移的电压值增加供电能力，并且将电压作为预充电电压来提供。
具有读出放大器半导体器件

[发明专利]具有单端读出放大器的半导体器件-CN200910128944.6无效
发明人： 梶谷一彦;吉田宗一郎 -专利权人：尔必达存储器株式会社
申请日： 2009-03-17 - 公布日： 2009-09-23 - 主分类号： G11C7/08 文献下载
摘要：本发明提供了一种具有单端读出放大器的半导体器件。补偿了制造工艺、电源电压、接合点温度和造成变化的其它因素，并防止了读出放大器的操作裕度减小。具有分级位线结构的半导体存储器件中的单端读出放大器包括：第一MOS晶体管，其用于放大从存储单元输出到位线的信号；第二MOS晶体管，其用于将第一MOS晶体管的输出供给到全局位线；以及全局位线电压确定电路；并且通过包括第一MOS晶体管的复制品和全局位线电压确定电路的复制品的延迟电路的输出信号，来控制至少第二MOS晶体管的导通/截止时序或者包括全局位线电压确定电路的全局读出放大器的读取时序。
具有读出放大器半导体器件

[发明专利]半导体存储装置、存储器访问控制系统及数据的读出方法-CN200810094932.1无效
发明人： 梶谷一彦 -专利权人：尔必达存储器株式会社
申请日： 2008-04-30 - 公布日： 2008-11-12 - 主分类号： G11C7/10 文献下载
摘要：提供一种每当有读出请求时可变更优先顺序的、不会占有存储总线的半导体存储装置、存储器访问控制系统及数据的读出方法。该半导体存储装置具有：主存储器，与地址建立关联并存储数据；读出请求输入部，输入读出请求，该读出请求将读出数据时参照的地址信息、及表示读出该数据时的优先度的优先度信息建立关联；读出数据存储部，使数据与优先度信息建立关联并存储；数据读出部，将与读出请求输入部输入的地址信息相应的数据从主存储器读出；读出数据注册部，使输入到读出请求输入部中的优先度信息、及数据读出部读出的数据建立关联，并存储到读出数据存储部中；和优先处理控制部，从读出数据存储部中建立关联并存储的优先度信息和数据中，选择并输出优先度最高的数据。
半导体存储装置存储器访问控制系统数据读出方法

[发明专利]半导体器件-CN200610126577.2无效
发明人：半泽悟;关口知纪;竹村理一郎;秋山悟;梶谷一彦 -专利权人：株式会社日立制作所;尔必达存储器股份有限公司
申请日： 2006-08-28 - 公布日： 2007-07-04 - 主分类号： G11C11/409 文献下载
摘要：本发明提供一种半导体器件，在包含DRAM等半导体存储器的半导体器件中，实现动作余量的增大和消耗功率的降低。例如，具有由副放大器(SAMP)对从读出放大器阵列(SAA)读出到本地输入输出线(LIO)上的信号进行放大并传送到主输入输出线(MIO)的列系统电路。在各副放大器(SAMP)中，设有例如可以按照读起动信号(RD1、2)设定2种电流的电流控制电路(IC)。读起动信号(RD1、2)，通过时序控制电路的控制，在与突发读出动作的周期数对应的时刻生成。在存储体激活后紧接着的突发读出动作周期中，由(RD1)将电流控制电路(IC)的电流设定得较大，在后续的读出周期中，由(RD2)将电流控制电路(IC)的电流设定得较小。
半导体器件

[发明专利]半导体存储器件-CN200610108315.3无效
发明人：关口知纪;竹村理一郎;秋山悟;半泽悟;梶谷一彦 -专利权人：株式会社日立制作所;尔必达存储器股份有限公司
申请日： 2006-08-01 - 公布日： 2007-02-07 - 主分类号： G11C29/44 文献下载
摘要：本发明提供一种半导体存储器件，该半导体存储器件抑制面积损失，并且小型化时的动作余量大。例如，对于DRAM等的存储阵列(ARY)，采用由64位数据位和9位校验位构成的纠错码方式，使伴随该纠错码方式的纠错码电路(ECC)与读出放大器串(SAA)相邻地配置。在芯片内，除了设置有由这种存储阵列ARY构成的额定存储阵列之外，还设置有与存储阵列(ARY)同样地具有(SAA)及与该(SAA)相邻的(ECC)的冗余存储阵列，解救制造时产生的缺陷。并且，在(ECC)中，在有激活指令时进行纠错，在有预充电指令时进行校验位的存储。
半导体存储器件

[发明专利]半导体集成电路器件-CN200380110822.5无效
发明人：半泽悟;重田淳二;木村绅一郎;阪田健;竹村理一郎;梶谷一彦 -专利权人：株式会社日立制作所;尔必达存储器股份有限公司
申请日： 2003-11-21 - 公布日： 2007-01-31 - 主分类号： G11C15/04 文献下载
摘要：在由采用了存储电路(STC)和比较电路(CP)的存储单元构成的存储阵列中，将构成比较电路的多个晶体管中的、栅电极连接在检索线上的晶体管的源电极或漏电极的任一个电极与预充电到高电压的匹配线(HMLr)连接。而且，将匹配线判断电路(MDr)配置在预充电到低电压的匹配线(LMLr)上，根据信息的比较结果辨别在该匹配线内产生的比较信号电压。按照这种存储阵列的结构和动作，可以避免匹配线对内的检索线驱动噪声的影响，并以低功率且高速地进行比较动作。因此，能够实现可以用高速进行检索动作的低功率内容可寻址存储器。
半导体集成电路器件

[发明专利]半导体存储装置-CN200610073854.8有效
发明人： 梶谷一彦 -专利权人：尔必达存储器株式会社
申请日： 2006-03-31 - 公布日： 2006-10-04 - 主分类号： G11C11/401 文献下载
摘要：本发明的半导体存储装置具有：由多个存储单元构成的一个或多个单位块；第一读出放大器列，配置在多条位线的一端侧；第二读出放大器列，配置在多条位线的另一端侧；第一开关机构，切换多条位线的一端和第一读出放大器列之间的连接状态；第二开关机构，切换多条位线的另一端和第二读出放大器列之间的连接状态；第三开关机构，配置在多条位线的延伸方向的大致中央部，将多条位线切换成连接状态或断开状态；和刷新控制机构，在单位块的刷新动作时，作为多条位线断开的状态将单位块分割成第一区域和第二区域，选择字线属于第一区域时用第一开关机构和第一读出放大器列，选择字线属于第二区域时用第二开关机构和第二读出放大器列。
半导体存储装置

[发明专利]半导体器件-CN200610008596.5无效
发明人：半泽悟;竹村理一郎;梶谷一彦 -专利权人：株式会社日立制作所;尔必达存储器株式会社
申请日： 2006-02-17 - 公布日： 2006-08-30 - 主分类号： G11C15/04 文献下载
摘要：课题是实现具备CAM的半导体器件的高速化或功耗的降低。把不同相位的控制时钟分配给已分割成多个存储区BK1、BK2的存储区阵列，用不同的相位进行词条和检索关键字的处理(读出动作、检索动作)。存储区化的存储区阵列，由分割得更小的多个子阵列SARYU、SARYL构成，在2个子阵列SARYU、SARYL中共用读写检索电路群RWSBK内的读出放大器。这时，就成为从双方的子阵列SARYU、SARYL把位线每个一条地连接到读出放大器上的所谓的开放位线构成。把同一个检索表登录在多个存储区BK1、BK2内，依次反复地将连续输入的检索关键字输入到多个存储区BK1、BK2中，与不同相位的控制时钟同步地进行检索动作。
半导体器件

[发明专利]半导体存储装置-CN200510073838.4无效
发明人：竹村理一郎;秋山悟;半泽悟;关口知纪;梶谷一彦 -专利权人：株式会社日立制作所;尔必达存储器株式会社
申请日： 2005-05-24 - 公布日： 2005-11-30 - 主分类号： H01L27/108 文献下载
摘要：提供一种半导体存储装置，能实现高速工作，或能实现高集成化且高速工作。将晶体管(MT1、MT2)配置在连接存储信息的电容器(CAP)的扩散层区(DIFF(SN))的两侧，将各个晶体管(MT1、MT2)的另一扩散层区(DIFF)连接在同一条位线(BL)上。对存储单元(MC)进行存取时，将两个晶体管(MT1、MT2)激活，进行读出。另外对存储单元(MC)进行写入工作时，用两个晶体管(MT1、MT2)将电荷写入电容器中。
半导体存储装置

[发明专利]半导体存储装置-CN02829837.3无效
发明人：关口知纪;宫武伸一;阪田健;竹村理一郎;野田浩正;梶谷一彦 -专利权人：株式会社日立制作所;尔必达存储器株式会社;日立超大规模集成电路系统株式会社
申请日： 2002-11-08 - 公布日： 2005-11-09 - 主分类号： H01L27/108 文献下载
摘要：本发明的直接读出放大器，在作为位线连接到栅极的差动对而动作的MOS晶体管和RLIO线之间，设置由在位线方向上布线的列选择线所控制的MOS晶体管而使其隔离，进而，把作为差动对而动作的MOS晶体管的源极连接到在字线方向上布线的共同源极线上。在读出动作时，通过利用列选择线和共同源极线仅在选择栅网上激活直接读出放大器，而大幅度地减少读出动作时的消耗电力。而且，从局部IO线隔离作为差动对动作的MOS晶体管的寄生电容，减少局部IO线的负载能力，实现读出速度的高速化。另外，降低读出动作中的局部IO线的负载能力的数据模式依赖性，使制造后的试验容易化。
半导体存储装置

[发明专利]半导体器件-CN200410081864.7无效
发明人：半泽悟;阪田健;梶谷一彦 -专利权人：株式会社日立制作所;尔必达存储器株式会社
申请日： 2004-12-24 - 公布日： 2005-07-27 - 主分类号： G11C15/04 文献下载
摘要：本发明通过高效率地存储范围被指定的IP地址，减少必要的条目数，从而提高TCAM的存储器容量。本发明的具有代表性的一种装置如下：使存储信息(条目)和输入信息(比较信息或检索键)成为某一个位一定是逻辑值‘1’的公共的成组编码。此外，使匹配线成为分层结构，在多条副匹配线与多条搜索线的交点上设置存储器单元，进而使副匹配线通过副匹配判定电路与主匹配线分别连接，在主匹配线上设置主匹配判定电路。
半导体器件

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