[发明专利]具有带加固图形的多层布线布置的半导体器件及生产方法无效
| 申请号： | 200410088306.3 | 申请日： | 2004-11-08 |
| 公开（公告）号： | CN1614775A | 公开（公告）日： | 2005-05-11 |
| 发明（设计）人： | 小泽健 | 申请（专利权）人： | 恩益禧电子股份有限公司 |
| 主分类号： | H01L23/52 | 分类号： | H01L23/52;H01L21/768;H01L21/02 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 钟强;樊卫民 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 一种半导体器件，包括：半导体衬底(10)，具有制作在其中的电子元件和形成在其上的绝缘底层(14)，和构建在绝缘底层半导体衬底上的多层布线布置。多层布线布置包括形成在绝缘底层上的第一绝缘层间结构(16)，第二绝缘层间结构(30)，和形成在第一绝缘层间结构上的第三绝缘层间结构(44)。第一、第二和第三绝缘层间结构中的每一个包括低－k绝缘层(16B，30B，44B)，并具有形成在其中的加固元件(28，48)。第二绝缘层间结构具有形成在其中的接合栓塞(30C)。所述第一和第三绝缘层间结构的加固元件通过接合栓塞互相连接。 | ||
| 搜索关键词： | 具有 加固 图形 多层 布线 布置 半导体器件 生产 方法 | ||
【主权项】：
1.一种半导体器件，包括：半导体衬底(10；114；146；182；210)，具有制作在其中的电子元件；形成在所述半导体器件上的绝缘底层(14；118；150；186；214)；和构建在所述绝缘底层半导体衬底上的多层布线布置，其中所述的多层布线布置包括至少三个绝缘层间结构(16，30，44，50，56，62，68，74，80，86；124，126，128，130，132，134，136，138，140；158，160，162，164，166，168，170，172，174；190，192，194，196，198，200，202，204，206；216，222，224)：形成在所述绝缘底层上的第一绝缘层间结构(16；124；158；190；216)；第二绝缘层间结构(30；126；160；192；222)；和形成在所述第一绝缘层间结构上的第三绝缘层间结构(44；128；162；194；224)，所述第一、第二和第三绝缘层间结构中的每一个绝缘层间结构包括低-k绝缘层(16B，30B，44B；124B，126B，128B；158，160，162；190，192，194；216，222，224)，所述第一和第三绝缘层间结构中的每一个绝缘层间结构具有形成在其中的至少一个加固元件(28，48；1241，1281；158A1，158A2，162A1，162A2；190A，194A；218，244)，所述第二绝缘层间结构具有形成在其中的接合栓塞(42；1261；160A1，160A2；192A；242)，所述第一和第三绝缘层间结构的加固元件通过所述接合栓塞互相连接。
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