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[实用新型]图像传感器芯片-CN201720574290.X有效
发明人： L·盖伊;F·居亚代 -专利权人： 意法半导体（克洛尔2）公司
申请日： 2017-05-22 - 公布日： 2018-06-29 - 主分类号： H01L27/146 文献下载
摘要：本实用新型涉及一种图像传感器芯片，该图像传感器芯片包括：半导体层(3)，该半导体层用于接收在其背面(F2)一侧上的照明，并且包括像素矩阵(1)；互连结构(7)，该互连结构被安排在该半导体层(3)的前面(F1)上；载体(21)，该载体被安排在该互连结构(7)上，该载体的第一面(F3)在前面(F1)一侧上；以及环形沟槽(49)，该环形沟槽被安排在该芯片(5)周边，该沟槽从该载体(21)的第二面(F4)延伸穿过该载体的整个厚度。
图像传感器芯片半导体层互连结构环形沟槽本实用新型像素矩阵延伸穿过第二面背面芯片

[发明专利]具有由掺杂半导体材料制成的互连的堆叠图像传感器-CN201710289719.5在审
发明人： F·罗伊 -专利权人： 意法半导体（克洛尔2）公司
申请日： 2017-04-27 - 公布日： 2018-06-08 - 主分类号： H01L27/146 文献下载
摘要：一种图像传感器包括第一半导体衬底，该第一半导体衬底支撑光电二极管以及转移晶体管的源极区。该第一半导体衬底上的第一互连级包括在该第一半导体衬底上的互连电介质层以及在该互连电介质层上方的互连线路层。支撑读出晶体管的第二半导体衬底安装在该第一半导体衬底和该第一互连级上方。该第一互连级进一步包括与该第一半导体衬底中的该源极区物理接触且电接触的第一掺杂半导体材料电连接，该第一掺杂半导体材料电连接穿过该互连电介质层和这些互连线路层以便电连接至这些读出晶体管中的至少一个晶体管。
半导体衬底掺杂半导体材料互连电介质层电连接互连级读出晶体管互连线路源极区堆叠图像传感器光电二极管图像传感器转移晶体管衬底支撑物理接触电接触晶体管互连穿过支撑

[实用新型]测试电路-CN201621447145.7有效
发明人： A·康特;E·卡斯塔尔多;R·A·比安基;F·拉罗萨 -专利权人： 意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司;意法半导体股份有限公司
申请日： 2016-12-27 - 公布日： 2018-05-22 - 主分类号： G04F13/00 文献下载
摘要：一种测试电路(19)，包括用于测量时间间隔的电荷保持电路级(1)，电荷保持电路级设置有：存储电容器(2)，连接在第一偏置端子(3a)与浮置节点(4)之间；以及放电元件(6)，连接在浮置节点(4)与参考端子(7)之间，用于通过穿过对应的电介质的泄漏对存储在存储电容器中的电荷放电。测试电路设想：偏置级(24)，用于将浮置节点偏置处于读取电压(VL)；检测级(30，32)，用于检测读取电压的偏置值(VL(t0))；以及积分器级(20)，具有耦合至浮置节点的测试电容器(28)，用于实现对放电元件中的放电电流(iL)与保持恒定处于偏置值的读取电压的积分运算，以及确定根据积分运算变化的放电元件的有效电阻值(RL')。
测试电路

[实用新型]集成电路-CN201721178739.7有效
发明人： M·利萨特;R·A·比安基;B·弗罗门特 -专利权人： 意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2017-09-14 - 公布日： 2018-05-18 - 主分类号： H04L9/08 文献下载
摘要：本公开的实施例涉及集成电路。一种用于物理不可克隆功能的集成设备基于呈现阈值电压的随机分布的MOS晶体管集合，这例如起因于通过多晶硅层的注入，阈值电压由呈现不可预测的特征的掺杂物的横向注入而获得。特定数目的这些晶体管形成一组量规晶体管，其将使得定义平均栅源电压成为可能，这使得对这些晶体管的某些其他晶体管的栅极进行偏置成为可能(其将被用于定义由功能生成的唯一码的各个比特)。因此，所有这些晶体管呈现漏源电流的随机分布，并且与数字码的比特相关联的晶体管的每个漏源电流与对应于该分布的平均的参考电流的比较使得定义该比特为逻辑值0或1成为可能。
集成电路

[实用新型]集成电路-CN201720531721.4有效
发明人： F·卡绍;V·于阿尔 -专利权人： 意法半导体（克洛尔2）公司;意法半导体有限公司
申请日： 2017-05-15 - 公布日： 2018-05-15 - 主分类号： H03K17/284 文献下载
摘要：本实用新型涉及一种集成电路，包括：多个电路域(102，104，106，108)，每个电路域包括：多个晶体管器件，这些晶体管器件定位在p型阱和n型阱(P，N)之上，这些晶体管器件限定该电路域的一个或多个数据路径；监测电路(116)，该监测电路被适配成用于检测该电路域的这些数据路径中的至少一个数据路径的松弛时间何时降至阈值水平以下并且用于基于该检测在输出线上生成输出信号；以及偏置电路(110)，该偏置电路被适配成用于修改该电路域的该n型和/或p型阱的偏置电压。
集成电路

[发明专利]具有低暗电流的针扎光电二极管-CN201510618059.1有效
发明人： L·法韦内克;D·迪塔特;F·鲁瓦 -专利权人：意法半导体有限公司;意法半导体（克洛尔2）公司
申请日： 2015-09-24 - 公布日： 2018-05-04 - 主分类号： H01L31/18 文献下载
摘要：本公开涉及具有低暗电流的针扎光电二极管。一种制造针扎光电二极管的方法，包括在第二导电类型的衬底上形成将光子转换成电荷的第一导电类型的区域；用第二导电类型的重掺杂绝缘体层涂覆所述区域；和退火以确保从重掺杂绝缘体层的掺杂剂扩散。
具有电流光电二极管

[实用新型]集成图像传感器和电子系统-CN201720235765.2有效
发明人： A·克罗彻瑞;P·马林格 -专利权人： 意法半导体（克洛尔2）公司
申请日： 2017-03-10 - 公布日： 2018-05-04 - 主分类号： H01L27/146 文献下载
摘要：本实用新型的实施例涉及集成图像传感器和电子系统。一种具有背面照度的集成图像传感器，该集成图像传感器包括至少一个像素(PIX)，该至少一个像素包括有源半导体区域(1)和聚光透镜(L)，该有源半导体区域具有第一面(10)和第二面(11)并且包含光电二极管(3)，该聚光透镜位于该有源半导体区域(1)的该第一面(10)的前方并且被配置成用于将到达该透镜(L)上的光线(r1)引导朝向该有源半导体区域(1)的中央区(12)。该有源半导体区域(1)包括至少一个衍射元件(5)，该至少一个衍射元件具有与该有源半导体区域(1)的折射率不同的折射率并且至少部分地位于该中央区(12)中在该有源半导体区域的这些面(10，11)之一上。
集成图像传感器电子系统

[实用新型]背照式图像传感器-CN201720444920.1有效
发明人： D·贝努瓦;O·欣西格;E·格维斯特 -专利权人： 意法半导体（克洛尔2）公司
申请日： 2017-04-25 - 公布日： 2018-05-04 - 主分类号： H01L27/146 文献下载
摘要：本公开涉及一种背照式图像传感器，包括形成于半导体晶圆中的存储器区域，每个存储器区域位于两个不透明壁之间，这两个不透明壁延伸到该晶圆中并与安排在该存储器区域的后表面处的不透明屏幕接触。
背照式图像传感器

[实用新型]包含连接条的装置-CN201721107224.8有效
发明人： P·波伊文;D·里斯图伊尤 -专利权人： 意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2017-08-31 - 公布日： 2018-04-20 - 主分类号： H01L23/528 文献下载
摘要：本公开涉及包含连接条的装置，该连接条电连接集成电路的分开的电路区。连接条由主部形成，该主部是在待互连的分开的电路区上方延伸的导电条带。导体条带通过除了位于待互连的电路区处之外的电介质与集成电路分开。连接条还包括作为从电路区到导电条带的垂直方向上穿过电介质的导电焊盘的次部。
包含连接装置

[发明专利]被增强免受前侧攻击的集成电路芯片-CN201710391255.9在审
发明人： S·珀蒂迪迪埃;M·利萨特 -专利权人： 意法半导体（克洛尔2）公司;意法半导体(鲁塞)公司
申请日： 2017-05-27 - 公布日： 2018-04-17 - 主分类号： H01L23/00 文献下载
摘要：公开了被增强免受前侧攻击的集成电路芯片。一种集成电路芯片，该集成电路芯片包括互连堆叠，该互连堆叠具有形成于其中的空腔，该空腔至少填充有一种第一材料，该第一材料的抛光选择性和/或蚀刻选择性与形成该互连堆叠的材料的抛光选择性和/或蚀刻选择性相差超过10％。
增强免受攻击集成电路芯片

[实用新型]集成电路-CN201720219722.5有效
发明人： S·拉格拉斯塔;D·里斯图伊尤;J-P·奥杜;C·热尼 -专利权人： 意法半导体（克洛尔2）公司
申请日： 2017-03-07 - 公布日： 2018-04-13 - 主分类号： H01L27/146 文献下载
摘要：本申请涉及集成电路。该集成电路包括半导体衬底，包括用于晶体管的掺杂源极或漏极区域；接触蚀刻停止层，叠置在所述半导体衬底上；预金属化电介质层，叠置在所述接触蚀刻停止层上；第一沟槽，填充有金属材料，所述第一沟槽延伸穿过所述预金属化电介质层并且具有终止于所述接触蚀刻停止层处或之中而没有穿过其的底部；以及第二沟槽，填充有与填充所述第一沟槽的金属材料相同的金属材料，所述第二沟槽延伸穿过所述预金属化电介质层和所述接触蚀刻停止层并且具有终止于所述掺杂源极或漏极区域处或之中而没有穿过其的底部。由此提供支撑PMD层内的金属屏蔽沟槽和金属衬底触点两者。
集成电路

[发明专利]包括MOS晶体管的集成电路及其制造方法-CN201710109434.9在审
发明人： G·C·里贝斯;B·杜蒙特;F·亚瑙德 -专利权人： 意法半导体（克洛尔2）公司
申请日： 2017-02-27 - 公布日： 2018-04-03 - 主分类号： H01L27/07 文献下载
摘要：本申请涉及包括MOS晶体管的集成电路及其制造方法。一种包括FDSOI型MOS晶体管的集成电路包括形成在位于绝缘层上的半导体层的内部和顶部上的至少一个第一类型的逻辑MOS晶体管、至少一个第二类型的逻辑MOS晶体管以及至少一个该第一类型的模拟MOS晶体管，其中，这些逻辑晶体管的栅叠层依次包括栅极绝缘体层、第一氮化钛层、镧层和第二氮化钛层；并且该模拟晶体管的栅叠层包括除了该第一氮化钛层以外与这些逻辑晶体管的该栅叠层相同的层。一种制造这种器件的方法。
包括 mos 晶体管集成电路及其制造方法

[实用新型]集成电路器件-CN201720292816.5有效
发明人： F·罗伊 -专利权人： 意法半导体（克洛尔2）公司
申请日： 2017-03-23 - 公布日： 2018-03-13 - 主分类号： H01L23/48 文献下载
摘要：第一半导体衬底层支撑第一晶体管，该第一晶体管包括由该衬底层的掺杂区域形成的第一源漏。第二半导体衬底层支撑第二晶体管，该第二晶体管包括由该衬底层的掺杂区域形成的第二源漏。该第二半导体衬底层被叠置于该第一半导体衬底层之上并且通过绝缘层与该第一半导体衬底层分隔开。金属布线从与用于该第一源漏的该掺杂区域的电接触延伸，通过该绝缘层，并且穿过该第二半导体衬底层中的电隔离结构以与用于该第二源漏的该掺杂区域进行电接触。该电隔离结构由沟槽隔离或该第二源漏的该掺杂区域本身中的一项形成。该隔离结构的厚度等于该第二半导体衬底层的厚度。
集成电路器件

[发明专利]硬化存储元件-CN201710158150.9在审
发明人： F·阿布泽德;G·加西奥特 -专利权人： 意法半导体（克洛尔2）公司
申请日： 2017-03-16 - 公布日： 2018-03-09 - 主分类号： G11C16/06 文献下载
摘要：一种存储元件，包括在两个节点之间首尾耦合的两个CMOS反相器；以及连接在所述节点之间作为电容器的一个MOS晶体管。
硬化存储元件

[实用新型]飞行时间探测像素元件和图像传感器-CN201720029071.3有效
发明人： F·罗伊;B·罗德里古斯;M·古尔伦;Y·卡扎尤科斯;B·吉法德 -专利权人：法国原子能及替代能源委员会;意法半导体（克洛尔2）公司
申请日： 2017-01-10 - 公布日： 2018-02-23 - 主分类号： G01S17/08 文献下载
摘要：本申请涉及飞行时间探测像素元件和图像传感器。该像素元件包括半导体衬底，该像素元件包括光敏区域，包括第一导电类型的第一掺杂层和所述第一类型的电荷收集区域，电荷收集区域比第一层更重掺杂并且延伸穿过第一层的全部或部分；至少两个电荷存储区域，每个电荷存储区域包括第一类型的阱，阱比电荷收集区域更重掺杂并且至少通过第一层的第一部分与电荷收集区域隔开，第一部分被第一栅极覆盖，每个电荷存储区域在横向上由两个绝缘的导电电极界定，所述两个绝缘的导电电极彼此平行且面对；以及第二导电类型的第二掺杂层，覆盖收集区域和电荷存储区域。根据本申请的方案，能够提供具有减小的表面面积的TOF像素元件。
飞行时间探测像素元件图像传感器