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专利名称

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申请人
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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]电子器件-CN202310256243.0在审
发明人： F·阿布泽德;P·罗彻 -专利权人：意法半导体（克洛尔2）公司
申请日： 2023-03-16 - 公布日： 2023-09-19 - 主分类号： H01L23/538 文献下载
摘要：本公开的实施例涉及电子器件。电子器件包括第一电子芯片、第二电子芯片和互连电路。第一电子芯片的第一表面的第一区域通过混合键合而被组装到互连电路的第三表面的第三区域。第二电子芯片的第二表面的第二区域被混合而被组装到互连电路的第三表面的第四区域。在该配置中，第一电子芯片通过互连电路而被电耦接到第二电子芯片。第一电子芯片的第一表面还包括第五区域，该第五区域不与互连电路接触。该第五区域包括连接焊盘，该连接焊盘通过连接元件电连接到安装有互连电路的连接衬底。
电子器件

[实用新型]电子器件-CN202320515573.2有效
发明人： F·阿布泽德;P·罗彻 -专利权人：意法半导体（克洛尔2）公司
申请日： 2023-03-16 - 公布日： 2023-09-08 - 主分类号： H01L23/538 文献下载
摘要：本公开的实施例涉及电子器件。电子器件包括第一电子芯片、第二电子芯片和互连电路。第一电子芯片的第一表面的第一区域通过混合键合而被组装到互连电路的第三表面的第三区域。第二电子芯片的第二表面的第二区域被混合而被组装到互连电路的第三表面的第四区域。在该配置中，第一电子芯片通过互连电路而被电耦接到第二电子芯片。第一电子芯片的第一表面还包括第五区域，该第五区域不与互连电路接触。该第五区域包括连接焊盘，该连接焊盘通过连接元件电连接到安装有互连电路的连接衬底。
电子器件

[实用新型]电路-CN201921499922.6有效
发明人： G·莱勒门特;F·阿布泽德 -专利权人：意法半导体（克洛尔2）公司
申请日： 2019-09-10 - 公布日： 2020-06-16 - 主分类号： H03K19/0944 文献下载
摘要：本公开的实施例涉及超低电压数字电路的本体偏置。数字电路包括由逻辑门形成的逻辑电路。每个逻辑门包括p沟道MOSFET和n沟道MOSFET。本体偏置发生器电路将n本体偏置电压施加到p沟道MOSFET的n本体偏置节点，并且将p本体偏置电压施加到n沟道MOSFET的p本体偏置节点。本体偏置发生器电路操作以：在第一模式下，将地电源电压施加到逻辑门的n本体偏置节点作为n本体偏置电压并且将正电源电压施加到逻辑门的p本体偏置节点作为p本体偏置电压；以及在第二模式下，将正电源电压施加到逻辑门的n本体偏置节点作为n本体偏置电压并且将地电源电压施加到逻辑门的p本体偏置节点作为p本体偏置电压。
电路

[发明专利]超低电压数字电路的本体偏置-CN201910853131.7在审
发明人： G·莱勒门特;F·阿布泽德 -专利权人：意法半导体（克洛尔2）公司
申请日： 2019-09-10 - 公布日： 2020-03-17 - 主分类号： H03K19/0944 文献下载
摘要：数字电路包括由逻辑门形成的逻辑电路。每个逻辑门包括p沟道MOSFET和n沟道MOSFET。本体偏置发生器电路将n本体偏置电压施加到p沟道MOSFET的n本体偏置节点，并且将p本体偏置电压施加到n沟道MOSFET的p本体偏置节点。本体偏置发生器电路操作以：在第一模式下，将地电源电压施加到逻辑门的n本体偏置节点作为n本体偏置电压并且将正电源电压施加到逻辑门的p本体偏置节点作为p本体偏置电压；以及在第二模式下，将正电源电压施加到逻辑门的n本体偏置节点作为n本体偏置电压并且将地电源电压施加到逻辑门的p本体偏置节点作为p本体偏置电压。
电压数字电路本体偏置

[发明专利]硬化存储元件-CN201710158150.9在审
发明人： F·阿布泽德;G·加西奥特 -专利权人：意法半导体（克洛尔2）公司
申请日： 2017-03-16 - 公布日： 2018-03-09 - 主分类号： G11C16/06 文献下载
摘要：一种存储元件，包括在两个节点之间首尾耦合的两个CMOS反相器；以及连接在所述节点之间作为电容器的一个MOS晶体管。
硬化存储元件

[实用新型]存储元件-CN201720260163.2有效
发明人： F·阿布泽德;G·加西奥特 -专利权人：意法半导体（克洛尔2）公司
申请日： 2017-03-16 - 公布日： 2017-11-28 - 主分类号： G11C11/412 文献下载
摘要：一种存储元件，包括在两个节点之间首尾耦合的两个CMOS反相器；以及连接在所述节点之间作为电容器的一个MOS晶体管。
存储元件

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