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[发明专利]一种半导体结构及其制备方法-CN202210369163.1在审
发明人：尹晓明;周俊;王桂磊 -专利权人：北京超弦存储器研究院;长鑫科技集团股份有限公司
申请日： 2022-04-08 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本申请提供了一种半导体结构及其制备方法。所述一种半导体结构，包括：层叠设置的衬底、第一结构和第二结构；所述第一结构包括第一晶体管和第二晶体管，所述第一晶体管包括第一晶体管源极、第一晶体管沟道、第一晶体管栅极和第一晶体管漏极，所述第二晶体管包括第二晶体管源极、第二晶体管沟道、第二晶体管栅极和第二晶体管漏极，所述第一晶体管沟道为凹字型结构，第一晶体管栅极位于第一晶体管沟道的凹型结构内，所述第二晶体管沟道为凹型结构，第二晶体管栅极位于第二晶体管沟道的凹型结构内；第二结构，所述第二结构包括第一连接线，所述第一连接线被配置成电连接所述第一晶体管漏极和所述第二晶体管栅极。
一种半导体结构及其制备方法

[发明专利]半导体元件-CN202211677154.5在审
发明人：林育廷;林惠如 -专利权人：南亚科技股份有限公司
申请日： 2022-12-26 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本公开提供一种半导体元件。该半导体元件具有一基底，界定多个沟槽；以及多个位元线接触点，设置在该基底上，其中至少一个位元线接触点设置在由该基底所界定的其中一个沟槽内，其中该多个沟槽具有一第一列以及一第二列，而该第一列的一间距不同于该第二列的一间距。
半导体元件

[发明专利]半导体结构及其形成方法-CN202210728561.8在审
发明人：黄士庭 -专利权人：南亚科技股份有限公司
申请日： 2022-06-24 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：一种形成半导体结构的方法包括以下步骤。提供基板，其中基板具有主动区、相邻主动区的隔离结构以及在主动区上的接触件。在基板上形成介电堆叠。在介电堆叠上形成多晶硅层。蚀刻多晶硅层与介电堆叠，以形成开口，使得基板的接触件被暴露。形成导电层在开口中。然后，沉积原子层沉积氧化层在开口的侧壁上，以提升产品质量。此外，一种半导体结构亦在此发明。
半导体结构及其形成方法

[发明专利]半导体元件的制备方法-CN202310085525.9在审
发明人：林育廷;林惠如 -专利权人：南亚科技股份有限公司
申请日： 2023-02-01 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本公开提供一种半导体元件的制备方法。该半导体元件具有一基底，界定多个沟槽；以及多个位元线接触点，设置在该基底上，其中至少一个位元线接触点设置在由该基底所界定的其中一个沟槽内，其中该多个沟槽具有一第一列以及一第二列，而该第一列的一间距不同于该第二列的一间距。
半导体元件制备方法

[发明专利]半导体结构及其制备方法、三维存储器、电子设备-CN202210357044.4在审
发明人：范人士;郭朵;卜思童;方亦陈;丁士成;景蔚亮;谭万良;王正波 -专利权人：华为技术有限公司
申请日： 2022-04-06 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本申请提供了一种半导体结构及其制备方法、三维存储器、电子设备，涉及半导体芯片技术领域，旨在如何提高三维存储器的存储密度。该半导体结构包括外围堆叠层、电容器、第一接触柱和第一信号线，外围堆叠层包括层叠设置的多个膜层对，膜层对包括第一介质层和栅极层，多个膜层对形成多个台阶。电容器包括第一电极和第二电极。第一接触柱位于第一目标台阶的上方，且一端与形成第一目标台阶的膜层对中的栅极层电连接，第一目标台阶为多个台阶中的一个台阶。第一信号线与第一接触柱的另一端电连接，第一信号线被配置为向栅极层传输第一电压信号，栅极层被配置为形成第一电极。上述半导体结构应用于三维存储器中，以实现数据的读取和写入操作。
半导体结构及其制备方法三维存储器电子设备

[发明专利]存储器、半导体结构及其形成方法-CN202210349047.3在审
发明人：邵光速;苏星松;肖德元 -专利权人：长鑫存储技术有限公司
申请日： 2022-04-01 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本公开是关于半导体技术领域，涉及一种存储器、半导体结构及其形成方法，本公开的形成方法包括：提供衬底；在衬底内形成多组沿第一方向间隔分布的支撑柱，每组支撑柱沿第二方向间隔分布，第一方向与第二方向相交；形成填充相邻支撑柱的顶部间隙的支撑层；采用外延生长工艺在各支撑柱的顶部分别形成外延柱；在各外延柱及各支撑柱共同构成的结构的表面形成电容结构。本公开的半导体结构的形成方法可增加存储容量，提高产品良率。
存储器半导体结构及其形成方法

[发明专利]半导体结构及其制造方法-CN202210327098.6在审
发明人：许明智;许琼霖 -专利权人：华邦电子股份有限公司
申请日： 2022-03-30 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本发明提供一种半导体结构及其制造方法。上述半导体结构包括基底、第一支撑层与多个支撑柱。基底包括监控区。监控区包括第一区与第二区。第一支撑层位于第一区与第二区中，且位于基底上方。多个支撑柱位于第二区中。多个支撑柱穿过第一支撑层且彼此互不相连。每个支撑柱朝基底延伸。上述半导体结构可有效地提升半导体结构的结构强度，以防止监控区中的支撑层崩裂。
半导体结构及其制造方法

[发明专利]半导体结构及其制备方法-CN202210320417.0在审
发明人：吴润平;金泰均;元大中;朴淳秉 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-29 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本发明涉及一种半导体结构及其制备方法。半导体结构的制备方法包括：提供衬底，所述衬底包括阵列区域和与所述阵列区域相连接的外围区域；于所述阵列区域上设置多个焊垫，相邻所述焊垫之间形成有隔离沟槽；于所述隔离沟槽的侧壁形成待刻路径层。上述半导体结构的制备方法，在形成焊垫之后，于焊垫之间的隔离沟槽侧壁形成待刻路径层，待刻路径层可以与阵列区域中的待刻材料层相接触，因此可以在阵列区域和外围区域形成平整的表面后，再依次去除待刻路径层和待刻材料层；由于外围区域具有平整的表面，因此可以在其表面形成高质量的保护材料层，避免外围区域中的器件或材料层被破坏，从而提高产品良率。
半导体结构及其制备方法

[发明专利]半导体结构及其形成方法-CN202310517496.9有效
发明人：黄猛 -专利权人：长鑫存储技术有限公司
申请日： 2023-05-10 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本公开实施例提供一种半导体结构及其形成方法，半导体结构包括：中间器件层，中间器件层具有第一面和第二面，第一面具有第一焊盘，第二面具有第二焊盘，中间器件层包括存储单元阵列，第一焊盘与存储单元阵列的字线电连接，第二焊盘与存储单元阵列的位线电连接；第一器件层位于第一面上，且第一器件层的表面具有第三焊盘，第三焊盘与相应的第一焊盘电连接，第一器件层包括字线驱动器，第三焊盘与字线驱动器电连接；第二器件层位于第二面上，且第二器件层的表面具有第四焊盘，第四焊盘与相应的第二焊盘电连接，第二器件层包括位线感测放大器，第四焊盘与位线感测放大器电连接。本公开实施例至少有利于提升半导体结构的性能。
半导体结构及其形成方法

[发明专利]半导体结构的制作方法及半导体结构-CN202110444445.9有效
发明人：杨蒙蒙;白杰 -专利权人：长鑫存储技术有限公司
申请日： 2021-04-23 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本发明提供一种半导体结构的制作方法及半导体结构，涉及半导体制造技术领域，用于解决基底内的器件损伤的技术问题，该制作方法包括：提供基底，基底包括核心区和位于核心区外且相邻的外围区，基底上形成有预设阻挡层，预设阻挡层覆盖核心区和外围区；去除外围区对应的至少部分预设阻挡层，以暴露部分基底，保留的预设阻挡层形成第一阻挡层；在第一阻挡层和基底上依次形成层叠的介质层和第一导电层；去除第一阻挡层上的部分介质层和部分第一导电层，保留第一阻挡层上靠近外围区的部分介质层和部分第一导电层。通过第一阻挡层和介质层部分重叠，减少基底暴露，降低基底被去除部分的风险，进而降低了基底内的器件暴露甚至损伤的风险。
半导体结构制作方法

[发明专利]集成电路、DRAM电路及用于形成其的方法-CN202110012540.1有效
发明人：石上仁志;兵头贤太郎 -专利权人：美光科技公司
申请日： 2021-01-06 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本申请涉及集成电路、dram电路及用于形成其的方法。一种用于形成集成电路的方法包括形成具有导电通孔的导电线结构，导电通孔横向地处于紧邻的导电线结构之间且沿着导电线结构纵向间隔开。第一绝缘材料横向地形成于紧邻的导电通孔之间。第二绝缘材料直接形成于第一绝缘材料上方且直接形成于导电通孔上方。第二绝缘材料包括硅、碳、氮及氢。第三材料直接形成于第二绝缘材料上方。第三材料与第二绝缘材料包括相对彼此不同的组成。直接从第二绝缘材料上方去除第三材料且此后第二绝缘材料的厚度被减小。第四绝缘材料直接形成于厚度减小的第二绝缘材料上方。多个电子组件形成于第四绝缘材料上方，且通过第四绝缘材料及第二绝缘材料个别地直接电耦合到个别导电通孔。
集成电路 dram 电路用于形成方法

[发明专利]半导体结构及其制造方法-CN202110815328.9有效
发明人：陈荣华 -专利权人：长鑫存储技术有限公司
申请日： 2021-07-19 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本发明公开一种半导体结构及其制造方法，半导体结构包括：衬底、有源柱结构、位线和本体线以及字线，衬底包括阵列区和外围区；有源柱结构设于阵列区内；位线和本体线分别设置于有源柱结构的两相对侧，且位线和本体线沿第一方向延伸；字线成对设置于有源柱结构的两相对侧，字线沿第二方向延伸，且第二方向垂直于第一方向；其中，成对设置的字线位于外围区的部分相连接。
半导体结构及其制造方法

[发明专利]半导体结构及其制备方法-CN202310661104.6有效
发明人：蒋懿;邱云松;肖德元;胡敏锐;廖昱程;冯道欢 -专利权人：长鑫存储技术有限公司
申请日： 2023-06-06 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本公开实施例涉及半导体领域，提供一种半导体结构及其制备方法，半导体结构包括：基底，基底包括沿第一方向排布的多个半导体柱，每一半导体柱包括第一源漏区、沟道区以及第二源漏区；沿第一方向延伸的位线，位线位于基底内，位线与每一半导体柱的第一源漏区电接触，位线内具有N型掺杂离子或者P型掺杂离子；位线包括沿第一方向依次交替排布的多个外延层和多个连接层，每一连接层位于每两个相邻的外延层之间且与外延层电接触，每一连接层与每一第一源漏区电接触；沿第二方向延伸的字线，字线位于基底内，字线与沟道区正对。本申请提供的半导体结构及其制备方法至少有利于提高所制备的半导体结构的良率。
半导体结构及其制备方法

[发明专利]半导体结构的制造方法-CN202310828775.7在审
发明人：廖昱程;蒋懿;杨晨 -专利权人：长鑫存储技术有限公司
申请日： 2023-07-06 - 公布日： 2023-10-20 - 主分类号： H10B12/00 文献下载
摘要：本公开实施例提供一种半导体结构的制造方法，包括：提供基底及多个有源柱，多个有源柱在基底上沿第一方向和第二方向间隔排布，且均沿第三方向延伸，第一方向、第二方向与第三方向两两相交，基底上还具有填充相邻有源柱之间间隙的介质层；图形化介质层，以形成沿第二方向交替设置的第一沟槽和第二沟槽，其中，第一沟槽和第二沟槽均沿第一方向延伸，且分别露出沿第二方向排布的有源柱的至少部分侧壁，在沿第三方向上，第一沟槽和第二沟槽具有不同的深度；形成填充第一沟槽的第一字线，形成填充第二沟槽的第二字线，在沿第三方向上，第一字线与第二字线之间相互错开。本公开实施例至少利于降低相邻字线之间的电容耦合效应。
半导体结构制造方法

[发明专利]一种半导体结构的制备方法及半导体结构-CN202310876311.3在审
发明人：陆勇;韩凯;陆兵 -专利权人：长鑫科技集团股份有限公司
申请日： 2023-07-17 - 公布日： 2023-10-20 - 主分类号： H10B12/00 文献下载
摘要：本公开实施例提供了一种半导体结构的制备方法及半导体结构，其中，制备方法包括：提供衬底，衬底内形成有隔离结构，隔离结构将衬底限定为多个间隔设置的有源区，形成沟槽，沟槽穿过有源区以及隔离结构。形成保护层，保护层至少包括多晶硅层，且保护层至少覆盖沟槽的侧壁，执行原位水汽生长氧化工艺，以在有源区被沟槽暴露出来的表面形成栅极介质层。
一种半导体结构制备方法