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[发明专利]半导体结构及其制备方法-CN202210404911.5在审
发明人：邵光速;肖德元;邱云松;刘佑铭;蒋懿;苏星松;朱煜寒 -专利权人：长鑫存储技术有限公司
申请日： 2022-04-18 - 公布日： 2023-10-27 - 主分类号： H01L21/336 文献下载
摘要：本发明涉及一种半导体结构的制备方法，包括：提供基底；于基底中形成若干平行间隔排布的且沿第一方向延伸的第一沟槽，以及相邻第一沟槽之间的初始有源区，初始有源区包括靠近第一沟槽底部的第一初始源漏区、远离第一沟槽底部的第二初始源漏区和位于第一初始源漏区和第二初始源漏区之间的初始沟道区；形成保护介质层，保护介质层覆盖第二初始源漏端的侧壁和初始沟道区的侧壁；减薄第一初始源漏区；于第一初始源漏区相对的两侧沉积导电材料层，以形成位线结构，位线结构沿第一方向延伸。上述半导体结构的制备方法，可以提高位线质量，减小位线结构与源漏区的接触电阻，降低RC延迟。
半导体结构及其制备方法

[发明专利]半导体结构及其制作方法-CN202210329106.0在审
发明人：邵光速;肖德元;邱云松 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-31 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本申请提供一种半导体结构及其制作方法，涉及半导体技术领域，用于解决半导体结构良率较低的技术问题，该制作方法包括：在基体中形成多条间隔设置且沿第一方向延伸的第一沟槽；在第一沟槽的侧壁上形成第一绝缘层，第一绝缘层的厚度小于目标值，第一绝缘层围合成第二沟槽；对暴露在第二沟槽内的衬底进行硅化反应；在第二沟槽的侧壁上形成第二绝缘层，第二绝缘层围合成第三沟槽，第一绝缘层和第二绝缘层的厚度之和等于目标值；在第三沟槽内形成隔离层。通过在第一沟槽的侧壁形成第一绝缘层，且其厚度小于目标值，暴露的衬底较多，硅化后的衬底沿第二方向连成一体，以提高半导体结构的性能。
半导体结构及其制作方法

[发明专利]半导体结构及其制备方法-CN202310661104.6有效
发明人：蒋懿;邱云松;肖德元;胡敏锐;廖昱程;冯道欢 -专利权人：长鑫存储技术有限公司
申请日： 2023-06-06 - 公布日： 2023-10-24 - 主分类号： H10B12/00 文献下载
摘要：本公开实施例涉及半导体领域，提供一种半导体结构及其制备方法，半导体结构包括：基底，基底包括沿第一方向排布的多个半导体柱，每一半导体柱包括第一源漏区、沟道区以及第二源漏区；沿第一方向延伸的位线，位线位于基底内，位线与每一半导体柱的第一源漏区电接触，位线内具有N型掺杂离子或者P型掺杂离子；位线包括沿第一方向依次交替排布的多个外延层和多个连接层，每一连接层位于每两个相邻的外延层之间且与外延层电接触，每一连接层与每一第一源漏区电接触；沿第二方向延伸的字线，字线位于基底内，字线与沟道区正对。本申请提供的半导体结构及其制备方法至少有利于提高所制备的半导体结构的良率。
半导体结构及其制备方法

[发明专利]半导体结构和半导体结构的制备方法-CN202210303198.5在审
发明人：邵光速;肖德元;白卫平;邱云松 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-25 - 公布日： 2023-10-10 - 主分类号： H10B12/00 文献下载
摘要：本申请提供一种半导体结构和半导体结构的制备方法，属于半导体技术领域，该半导体结构包括衬底、电容结构、晶体管结构、位线和字线；衬底包括半导体层和隔离层。电容结构设置在衬底上，隔离层位于电容结构和至少部分半导体层之间。晶体管结构和字线设置在电容结构的远离衬底的一侧，晶体管结构的源极和漏极中的一者与电容结构电连接，晶体管结构的栅极与字线电连接，晶体管结构的源极和漏极中的另一者与位线电连接。本申请的半导体结构能够有效缓解电容结构的漏电流问题，保证电容结构的性能稳定，提升半导体结构的性能。
半导体结构制备方法

[发明专利]半导体器件及其形成方法-CN202210252481.X在审
发明人：邵光速;肖德元;邱云松;刘佑铭 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-15 - 公布日： 2023-09-22 - 主分类号： H10B12/00 文献下载
摘要：本公开涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。所述半导体器件的形成方法包括如下步骤：提供衬底；刻蚀所述衬底，形成第一凹槽、以及位于所述第一凹槽下方且与所述第一凹槽连通的第二凹槽；于所述第二凹槽内形成位线；于所述第一凹槽的底部形成覆盖所述位线的隔离层；扩大所述隔离层上方的所述第一凹槽的内径；形成栅极层于内径扩大后的所述第一凹槽的侧壁。本公开增大了用于形成栅极层的空间，简化了栅极层的形成工艺，并提高晶体管的整体性能，进而提高半导体器件的良率。
半导体器件及其形成方法

[发明专利]半导体结构、阵列结构、多层堆叠结构及其制备方法-CN202210249283.8在审
发明人：邵光速;邱云松;肖德元 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-14 - 公布日： 2023-09-22 - 主分类号： H01L27/12 文献下载
摘要：本发明涉及一种半导体结构、阵列结构及其制备方法，半导体结构包括：衬底，衬底中具有位线结构；有源区，有源区一端位于位线结构上，在沿垂直于衬底的方向上，有源区包括第一通道层和至少包裹第一通道层底面和部分侧壁的第二通道层；第二通道层的底部与位线结构电连接；字线结构，在垂直于衬底的方向上，字线结构位于有源区相对的两侧；源极和漏极，位于有源区的延伸方向的两端。上述半导体结构中，有源区具有第一通道层和第二通道层，利用第一通道层和第二通道层之间形成的高质量同质结界面，可以提高半导体结构的导通电流，降低漏电流。并且，还可以通过采用具有较少材料缺陷的第二通道层，增加有源区中自由电子的数量，提高导通电流。
半导体结构阵列多层堆叠及其制备方法

[发明专利]半导体结构及其制造方法、存储器及其制造方法-CN202210220471.8在审
发明人：邵光速;邱云松;肖德元;苏星松 -专利权人：长鑫存储技术有限公司
申请日： 2022-03-08 - 公布日： 2023-09-22 - 主分类号： H01L29/78 文献下载
摘要：本申请实施例提出了一种半导体结构及其制造方法、存储器及其制造方法，其中，所述半导体结构包括至少一个晶体管，所述晶体管，包括：沟道，所述沟道包括第一材料层和环绕所述第一材料层设置的第二材料层；所述第一材料层的电阻率大于第一预设值，所述第二材料层的电阻率小于第二预设值，所述第一预设值大于所述第二预设值；栅极，覆盖所述沟道的至少一个侧面；源极和漏极，位于所述沟道的延伸方向的两端。
半导体结构及其制造方法存储器

[发明专利]半导体结构及其制作方法-CN202111442530.8在审
发明人：邵光速;肖德元;邱云松;郁梦康 -专利权人：长鑫存储技术有限公司;北京超弦存储器研究院
申请日： 2021-11-30 - 公布日： 2023-06-02 - 主分类号： H10B12/00 文献下载
摘要：本公开提供了一种半导体结构及其制作方法，半导体结构包括多个有源柱、环绕有源柱的周向设置并覆盖有源柱的部分侧壁的介质层以及字线。多个有源柱中的任意相邻的两个有源柱被第一沟槽或第二沟槽隔开，第一沟槽和第二沟槽交叉排布，第二沟槽的槽宽大于第一沟槽的槽宽；介质层环绕有源柱的周向设置；字线部分覆盖介质层，并填充位于相邻的有源柱之间的部分第一沟槽。在本公开中的第二沟槽的槽宽大于第一沟槽的槽宽，相邻的两条字线被第二沟槽隔开，使得字线的结构完整，相邻的字线之间无导电连接，提升了半导体结构良率和可靠性。
半导体结构及其制作方法

[发明专利]半导体器件及其形成方法-CN202111345286.3有效
发明人：邵光速;肖德元;邱云松;朱煜寒 -专利权人：长鑫存储技术有限公司;北京超弦存储器研究院
申请日： 2021-11-15 - 公布日： 2023-05-26 - 主分类号： H10B12/00 文献下载
摘要：一种半导体器件及其形成方法，其中所述半导体器件，包括：半导体衬底，所述半导体衬底上具有若干个柱状有源区，若干个所述柱状有源区之间通过沿第一方向延伸的若干个第一沟槽以及沿第二方向延伸的若干个第一沟槽分隔开，所述第一沟槽和第二沟槽连通，且所述第一沟槽的深度大于所述第二沟槽的深度；位于所述第二沟槽底部的半导体衬底中的若干第三沟槽，所述第三沟槽向柱状有源区的底部凹陷，所述第三沟槽的底部表面高于所述第一沟槽的底部表面；位于所述若干第三沟槽中和所述若干柱状有源区底部的半导体衬底中的沿第一方向延伸的若干条金属硅化物位线。所述半导体器件的集成度以及金属硅化物位线的电学性能提高。
半导体器件及其形成方法

[发明专利]半导体结构及其制造方法-CN202110980473.2在审
发明人：邵光速;肖德元;邱云松 -专利权人：长鑫存储技术有限公司;北京超弦存储器研究院
申请日： 2021-08-25 - 公布日： 2023-05-16 - 主分类号： H10B12/00 文献下载
摘要：本申请实施例公开了一种半导体结构及其制造方法，所述方法包括：在衬底内形成填充有第一介质层且沿第一方向延伸的多条第一沟槽；在所述衬底和所述第一介质层内形成沿第二方向延伸的多条第二沟槽，所述第二沟槽和所述第一沟槽相互交叉，并在所述衬底内限定出多个分立的有源柱；在所述第二沟槽的侧壁沉积第二介质层；在所述第二沟槽内沉积牺牲层，所述牺牲层夹设于所述第二介质层之间；移除部分所述第一介质层和部分所述第二介质层，形成多条沿第二方向延伸的孔洞结构，所述孔洞结构环绕所述有源柱，且相邻的所述孔洞结构被所述牺牲层隔开；在所述孔洞结构内形成字线；移除所述牺牲层，以在相邻的所述字线之间形成气隙。
半导体结构及其制造方法

[发明专利]半导体结构及其制作方法-CN202111007675.5在审
发明人：邵光速;白卫平;肖德元;邱云松 -专利权人：长鑫存储技术有限公司;北京超弦存储器研究院
申请日： 2021-08-30 - 公布日： 2023-05-16 - 主分类号： H10B12/00 文献下载
摘要：本申请提供一种半导体结构及其制作方法，涉及半导体技术领域，用于解决半导体结构寄生电容较高的技术问题，该半导体结构的制作方法包括：提供衬底，衬底中形成有间隔设置的多个第一沟槽；在每个第一沟槽内形成牺牲层，以及位于牺牲层上的第一保护层，牺牲层和第一保护层填充满第一沟槽，每个第一沟槽内的第一保护层设置有贯穿第一保护层的刻蚀孔；利用刻蚀孔去除牺牲层，形成空气隙；位于相邻的第一沟槽之间且靠近第一沟槽的槽底的衬底进行硅化反应，以在衬底内形成位线，位线的侧表面部分暴露在空气隙内。通过形成空气隙，且位线的部分侧表面暴露在空气隙内，降低了位线之间的结构的介电常数降低，从而降低半导体结构的寄生电容。
半导体结构及其制作方法

[发明专利]半导体结构及其形成方法-CN202110941165.9在审
发明人：邵光速;肖德元;邱云松;吴敏敏 -专利权人：长鑫存储技术有限公司;北京超弦存储器研究院
申请日： 2021-08-17 - 公布日： 2023-05-16 - 主分类号： H10B12/00 文献下载
摘要：本申请实施例提供一种半导体结构及其形成方法，其中，所述方法包括：提供半导体衬底，所述半导体衬底包括多个沿第一方向间隔排布的第一半导体柱和位线隔离沟槽；所述位线隔离沟槽沿第二方向延伸，所述第一方向垂直于所述第二方向；在所述位线隔离沟槽中形成位线隔离层；其中，所述位线隔离层与所述位线隔离沟槽之间具有一空隙，所述空隙位于所述位线隔离沟槽的底部拐角处且沿所述第二方向延伸，且所述空隙暴露出部分所述位线隔离沟槽的底部；通过所述空隙，沿所述第一方向刻蚀所述第一半导体柱，形成位线沟槽；在所述位线沟槽中形成位线。
半导体结构及其形成方法

[发明专利]半导体结构及其制备方法-CN202110984556.9在审
发明人：邵光速;肖德元;白卫平;邱云松 -专利权人：长鑫存储技术有限公司;北京超弦存储器研究院
申请日： 2021-08-25 - 公布日： 2023-05-16 - 主分类号： H10B12/00 文献下载
摘要：本公开涉及一种半导体结构及其制备方法。所述半导体结构的制备方法包括：在基底上形成第一浅沟槽隔离结构。第一浅沟槽隔离结构在基底内隔离出沿第一方向延伸的多个有源区，第一浅沟槽隔离结构包括由下至上依次叠置的牺牲层及第一介质层。在基底内形成多个字线隔离槽，字线隔离槽位于牺牲层的上方，且沿第二方向延伸，第二方向与第一方向相交。在字线隔离槽的侧壁形成第二介质层，第二介质层内侧具有贯通至基底的孔隙。基于所述孔隙，将有源区的下部进行金属化以形成位线，位线沿第一方向延伸。基于所述孔隙，去除牺牲层，以在相邻位线之间形成气隙。所述制备方法能够减小线间寄生电容，有效提升半导体结构的电学性能。
半导体结构及其制备方法

[发明专利]半导体结构及其制作方法-CN202110937532.8在审
发明人：邵光速;肖德元;白卫平;邱云松 -专利权人：长鑫存储技术有限公司;北京超弦存储器研究院
申请日： 2021-08-16 - 公布日： 2023-04-07 - 主分类号： H01L21/8234 文献下载
摘要：本申请实施例涉及半导体领域，提供一种半导体结构及其制作方法，其中，制作方法包括：提供包括多个间隔排布的半导体层和位于相邻半导体层之间的隔离层，半导体层和隔离层内具有沟槽，沟槽包括依次分布的第一区、第二区和第三区；在第一区和第二区的沟槽内壁形成牺牲层；在牺牲层表面形成填充满沟槽的绝缘层；去除第二区的牺牲层和第一厚度的隔离层以形成环绕半导体层的孔隙；在露出的半导体层侧壁形成栅介质层；在沿第一区指向第三区的方向上，在栅介质层上依次堆叠形成第一栅电极层和第二栅电极层，第一栅电极层还位于剩余隔离层顶面，第二栅电极层的功函数值与第一栅电极层的功函数值不同。本申请实施例有利于降低半导体结构中漏极泄漏电流。
半导体结构及其制作方法

[发明专利]半导体器件及其制造方法-CN202110957060.2在审
发明人：邵光速;肖德元;邱云松 -专利权人：长鑫存储技术有限公司;北京超弦存储器研究院
申请日： 2021-08-19 - 公布日： 2023-04-07 - 主分类号： H01L21/768 文献下载
摘要：本申请实施例公开了一种半导体器件及其制造方法。该半导体器件的制造方法包括：在衬底上形成沿第一方向延伸的多条第一沟槽；在形成有第一沟槽的衬底上形成沿第二方向延伸的多条第二沟槽；第一方向与第二方向垂直；第一沟槽的第一深度大于第二沟槽的第二深度；在第一沟槽和第二沟槽内形成第一隔离层；在第二方向的截面上，第一隔离层与第一沟槽两侧的侧壁之间分别具有第一缝隙；第一缝隙的深度小于第一深度；在第一沟槽两侧的第一缝隙的底部沉积第一导电材料的导电层，形成两条相互平行且沿第一方向延伸的位线；在第一沟槽和第二沟槽内、导电层上形成沿第二方向延伸的字线。
半导体器件及其制造方法

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