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[发明专利]一种内置包含异构选择器的互联模块的FPGA-CN202211726136.1在审
发明人：单悦尔;徐彦峰;陈波寅;徐玉婷 -专利权人：无锡中微亿芯有限公司
申请日： 2022-12-30 - 公布日： 2023-06-02 - 主分类号： G06F30/347 文献下载
摘要：本申请公开了一种内置包含异构选择器的互联模块的FPGA，涉及FPGA技术，该FPGA内部的互联模块不再全部内置对称选择器，而是有至少一个互联模块内置异构选择器，异构选择器除了包含第一选择电路还包含第二选择电路，则在将一个输入信号连接到互联模块的互联输入点并扇出到多个互联输出点时，部分导通路径由第一选择电路实现，部分导通路径由第二选择电路实现，由于第二选择电路并不连接上拉电路，因此几乎不会产生负载需求，因此使用驱动能力较小的驱动下拉电路就能实现较多扇出数量，从而减小了驱动下拉电路占用的面积和功耗，也能减小面积和功耗的浪费。
一种内置包含选择器模块 fpga

[发明专利]多FPGA间的连线分配方法、系统、存储介质及电子设备-CN202310051141.5在审
发明人：邵中尉;孙亚强;张吉锋;周思远 -专利权人：上海思尔芯技术股份有限公司
申请日： 2023-02-02 - 公布日： 2023-05-23 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及的多FPGA间的连线分配方法、系统、存储介质及电子设备。所述多FPGA间的连线分配方法通过获取FPGA间的裸片Die级连接路线以及每条连接路线的互连线数量；遍历所述一对FPGA之间需要传递的信号组，其中所述信号组由多个信号组成；记录每个信号组在所述每条连接路线的路线代价和计算每个信号组的收益值；选择最大收益值所对应的信号组和所述信号组最小路线代价的连接路线；将所述信号组的所有信号根据所述最小路线代价的连接路线进行布线，同时将所述最小路线代价的连接路线的互连线数量减1；重复上述步骤，完成所述FPGA间的所有信号组的所有信号的布线。能够实现在Die level（裸片级）对多FPGA间的信号与连线进行统筹分配。
fpga 连线分配方法系统存储介质电子设备

[发明专利]可编程逻辑器件乘法器模块布局方法、装置、设备及介质-CN202310084601.4在审
发明人：包朝伟;张旭华 -专利权人：深圳市紫光同创电子有限公司
申请日： 2023-01-17 - 公布日： 2023-05-16 - 主分类号： G06F30/347 文献下载
摘要：本申请属于集成电路技术领域，公开了一种可编程逻辑器件乘法器模块布局方法、装置、设备及介质。本申请提供的可编程逻辑器件乘法器模块布局方法包括：步骤S1：将可编程逻辑器件的乘法器模块的布局位置划分为第一区域、第二区域和第三区域；步骤S3：将所述乘法器模块的逻辑资源布局于所述第一区域，以及将所述可编程逻辑器件乘法器模块的乘法器资源布局于所述第二区域；步骤S4：为所述逻辑资源和所述乘法器资源配置可编程互连线，可编程互连线配置为：经所述第三区域连接所述逻辑资源和所述乘法器资源；本申请提供的可编程逻辑器件乘法器模块布局方法，使得高翻转率的乘法器模块运行时功耗分布更均匀，有效地避免了可编程逻辑器件电源跌落的问题。
可编程逻辑器件乘法器模块布局方法装置设备介质

[发明专利]FPGA布线方法-CN202010476973.8有效
发明人：鞠瑜华;白利琼;刘乙力 -专利权人：成都华微电子科技股份有限公司
申请日： 2020-05-29 - 公布日： 2023-05-16 - 主分类号： G06F30/347 文献下载
摘要：FPGA布线方法，涉及集成电路技术。本发明包括下述步骤：1)检测是否存在目标器件布线模型，若不存在则报告错误，反之则进入下一步；2)解析模型并构造布线资源图；3)初始布线；4)检查布线次数是否已满，如果已满则直接输出布线结果，反之则进入下一步；5)检查是否存在未处理的布线拥挤，若存在则拆线重布，更新拥挤度信息，再次检测是否存在拥挤；若不存在则将布线次数加1并转到步骤4)；其特征在于，所述步骤3)包括：(3.1)根据时序分析和布线资源对每条网线进行优先级计算；(3.2)按照优先级顺序对线网进行布线。本发明使得布线工具的效率得到明显提高。
fpga 布线方法

[发明专利]多FPGA间的布线代价优化方法、系统、存储介质及电子设备-CN202310130557.6在审
发明人：邵中尉;孙亚强;张吉锋;周思远 -专利权人：上海思尔芯技术股份有限公司
申请日： 2023-02-17 - 公布日： 2023-05-12 - 主分类号： G06F30/347 文献下载
摘要：本公开涉及多FPGA间的布线代价优化方法、系统、存储介质及电子设备。多FPGA间的布线代价优化方法包括获取FPGA间的裸片Die级连接路线以及每条连接路线的互连线数量；遍历FPGA对之间需要传递的信号组，其中信号组由多个信号组成；计算每个信号组在每条连接路线的路线代价和每个信号组的收益值；选择最大收益值所对应的信号组和信号组最小路线代价的连接路线；将信号组的所有信号根据最小路线代价的连接路线进行布线，得到所有信号组的初始布线结果；更换信号组的最小路线代价的连接路线或动态扩展信号组的最小路线代价的连接路线的互联线数量对信号组的初始布线结果进行优化，实现多FPGA间的布线代价优化。
fpga 布线代价优化方法系统存储介质电子设备

[发明专利]面向多硅片堆叠FPGA的大规模电磁暂态实时仿真系统与方法-CN202310021899.4在审
发明人：王刚;贺光辉;牛琳琳;穆清;彭红英;毛荀;夏俊丽;王桢;吕凯 -专利权人：上海交通大学;中国电力科学研究院有限公司
申请日： 2023-01-06 - 公布日： 2023-05-12 - 主分类号： G06F30/347 文献下载
摘要：一种面向多硅片堆叠FPGA的大规模电磁暂态实时仿真系统。所述系统包括顶层架构模板，元件计算HLS模板，元件存储模板，核心计算模板。顶层架构模板包含了系统的控制流、数据流和总线。元件计算HLS模板为各类电力元件计算模型的硬件模板；元件存储模板为电力元件计算参数存储单元；核心计算模板为整网电压电流计算单元。所述仿真方法在满足设计约束的前提下，对所述系统中模板的配置参数、多硅片FPGA系统布局以两阶段的方式进行搜索，以实现更小的仿真步长、减少多硅片堆叠FPGA大规模电磁暂态仿真系统的设计周期。
面向硅片堆叠 fpga 大规模电磁实时仿真系统方法

[发明专利]一种FPGA冗余容错方法及FPGA芯片-CN202310107895.8有效
发明人：李威;王佐;尹志强;吴方明 -专利权人：成都市硅海武林科技有限公司
申请日： 2023-02-14 - 公布日： 2023-05-09 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种FPGA冗余容错方法及FPGA芯片，所述方法包括：通过对互联资源IR结构抽象化后生成各个开关矩阵的布线资源子图sub‑RRG；根据测试诊断文件确定故障类型，然后基于各种故障类型确定对应的修复方案，修复方案中包含重新布局和/或布线，以及修改配置位流文件，其中重新布线时调用已构建的布线工具Router；根据修改后的配置位流文件重配置FPGA。上述方法为配置级的动态冗余容错方法，相比人工介入修复方式而言，降低了修复的成本，提高了修复的效率，以及提高了FPGA在航天航空、军事等关键领域的应用可靠性，并且修复能力强，也具备了极强的通用性。
一种 fpga 冗余容错方法芯片

[发明专利]一种基于多fanout逻辑的高效率低耦合的设计拆分方法-CN202310120421.7有效
发明人：刘奎;毛忠亮;王鸿儒;唐兴达;潘姿仪;孙绍涛;轩辕思思 -专利权人：山东启芯软件科技有限公司
申请日： 2023-02-16 - 公布日： 2023-05-09 - 主分类号： G06F30/347 文献下载
摘要：本发明公开一种基于多fanout逻辑的高效率低耦合的设计拆分方法，属于芯片设计的技术领域，包括（1）开始并根据多fanout器件构建模块；（2）分析网表的输入和输出；（3）根据器件层级关系构建模块；（4）根据模块的fanout器件数量合并模块；（5）是否调整模块大小：如无需调整，则直接步骤（6）；如需调整，则调整模块；（6）结束。本发明基于逻辑网表拆分的耦合关系指标，提出一种线性复杂度、能够高效的通过较低的耦合强度拆分网表的方法，适用于任何由一组器件构成的网表，可以实现高效率的模块拆分，满足模块低耦合度、模块大小均衡等要求。
一种基于 fanout 逻辑高效率耦合设计拆分方法

[发明专利]一种基于混合粒度撕裂重路由的FPGA布线方法及系统-CN202310076593.9在审
发明人：伍卫国;惠龙朔;王今雨;李波;栗怡文;张晗泽;冯雅琦 -专利权人：西安交通大学
申请日： 2023-02-07 - 公布日： 2023-05-02 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种基于混合粒度撕裂重路由的FPGA布线方法及系统，统计当前线网当前布线路径上的布线资源溢出量；当布线资源溢出量不为0时，遍历各个拥挤布线资源，当任意一个拥挤布线资源均没有同时位于多条子路径时，统计当前线网K条子路径中含有拥挤布线资源的子路径数目K’；当子路径数目K’大于当前线网子路径数目K的1/2时，以粗粒度方式对当前线网进行全部路径清空和重新寻径操作；当子路径数目K’小于等于当前线网子路径数目K的1/2时，以细粒度方式对K’条子路径依次进行子路径清空和重新寻径操作，重复以上步骤，继续处理下一条线网。有效降低了布线环节整体耗时，进而加速了FPGA开发设计流程。
一种基于混合粒度撕裂路由 fpga 布线方法系统

[发明专利]实现布线资源验证的方法、装置、计算机存储介质及终端-CN202310070149.6在审
发明人：孙余申;王政;张淑祯;邱守彬 -专利权人：广东高云半导体科技股份有限公司
申请日： 2023-01-28 - 公布日： 2023-04-25 - 主分类号： G06F30/347 文献下载
摘要：本文公开一种实现布线资源验证的方法、装置、计算机存储介质及终端，包括：对现场可编程门阵列(FPGA)芯片的布线资源的连接关系信息和布线线段信息进行预处理，获得布线资源数据文件；提取需覆盖率统计的仿真实例中包含的布线信息，获得仿真覆盖信息文件；根据仿真覆盖信息文件和布线资源数据文件确定布线覆盖率信息；其中，布线资源数据文件和仿真覆盖信息文件均为数据库可加载的文件；预处理包括：按照预设格式对布线资源的信息进行处理，及对布线资源添加预设的分类标签。本发明实施例通过预处理获得的布线资源数据文件，提升了布线覆盖率确定的效率；进一步的，通过对布线资源添加分类标签，实现了不同分类的布线资源的覆盖率统计。
实现布线资源验证方法装置计算机存储介质终端

[发明专利]一种基于Expedition PCB的FPGA管脚交换的方法、装置及存储介质-CN201811469170.9有效
发明人：孟有权;贾首锋 -专利权人：广州兴森快捷电路科技有限公司;深圳市兴森快捷电路科技股份有限公司
申请日： 2018-11-28 - 公布日： 2023-04-18 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种基于Expedition PCB的FPGA管脚交换的方法、装置及存储介质，本发明通过在Expedition PCB中根据走线顺序对整个FPGA可交换的管脚进行调整，反向修改网表，根据网表对比结果修改DxDesigener原理图中FPGA符号的网络连接关系，不必通过IODesigener编辑FPGA管脚可交换属性进行管脚交换；解决了全流程设计中PCB文件脱离原理图文件后整个FPGA管脚不可交换的问题；解决了PCB设计和原理图FPGA网络连接修改需同步进行的问题，缩短了设计时间，提高了整个项目的设计效率。本发明作为一种基于Expedition PCB的FPGA管脚交换的方法、装置及存储介质，广泛适用于PCB设计领域。
一种基于 expedition pcb fpga 管脚交换方法装置存储介质

[发明专利]一种可编程逻辑器件时钟信号布线的方法及装置-CN202211594366.7有效
发明人：李玉洁;刘洋 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2022-12-13 - 公布日： 2023-04-14 - 主分类号： G06F30/347 文献下载
摘要：本发明提供了一种可编程逻辑器件时钟信号布线的方法及装置，通过使用时钟分治的思想，将信号集合分成时钟信号集合和非时钟信号集合，减少两者之间的耦合性，大大降低布线复杂度，提高布线效率。通过将FPGA进行区域划分，然后将时钟互连资源在各子区域进行分配，并依次判断时钟信号在各子区域的数量，如果数量大于预设数量，则不再对其他信号进行分配。经过这样的预处理，则可以先完成时钟信号的布线，量级减少布线的复杂度，提高布线效率。通过时钟检测及调整装置，在时钟互连资源拥塞时，可以精确降低时钟互连资源使用，提高时钟互连资源的利用率、提高时序性能、提高编译速度。
一种可编程逻辑器件时钟信号布线方法装置

[发明专利]FPGA布局方法、装置、电子设备和存储介质-CN202310137323.4在审
发明人：罗钧;蒋中华;王海力 -专利权人：京微齐力（北京）科技股份有限公司
申请日： 2023-02-20 - 公布日： 2023-04-11 - 主分类号： G06F30/347 文献下载
摘要：本申请提供一种FPGA布局方法、FPGA布局装置、电子设备和计算机可读存储介质。FPGA包括多个可配置逻辑模块，可配置逻辑模块包括多个逻辑区，逻辑区内具有M个需要外部信号驱动的待布局单元和N个供外部信号输入的输入线，方法包括：当M小于或等于N时，将M个待布局单元布置在逻辑区内，并使外部信号通过M个输入线分别驱动M个待布局单元；当M大于N时，将N个待布局单元布置在逻辑区内，将M‑N个待布局单元布置在逻辑区外，并使外部信号通过N个输入线分别驱动N个待布局单元。根据本申请，能够充分利用逻辑区内的外部信号输入线资源，提高FPGA面积利用率，降低总体延时。
fpga 布局方法装置电子设备存储介质

[发明专利]一种芯片存储需求的部署方法、装置、设备及存储介质-CN202111081845.4在审
发明人：耿云川;陈巍;赵诗琪;尚会滨;江博;李冰倩 -专利权人：千芯半导体科技（北京）有限公司
申请日： 2021-09-15 - 公布日： 2023-04-07 - 主分类号： G06F30/347 文献下载
摘要：本申请实施例公开了一种芯片存储需求的部署方法、装置、设备及存储介质。该方法在不改变预设数组性能，即保持第一数据访问方式不变的情况下，利用第一数据访问方式和第二数据访问方式的关联关系，将基于第一访问方式得到的访问结果转换为第二数据访问方式对应的访问结果，进而根据转换后的访问结果部署硬件架构所需的芯片，因为第二数据访问方式的数据访问精度高于第一数据访问方式的数据访问精度，所以转换后的访问结果的准确性更高，从而提高了部署结果的准确性，使得部署后的芯片更能满足硬件架构的需求，由此节省了硬件架构的设计时间。
一种芯片存储需求部署方法装置设备介质

[发明专利]一种基于FPGA自动更新布局布线的方法及系统-CN201811644391.5有效
发明人：朱旭;杨龙;贾红;陈维新;韦嶔;程显志 -专利权人：西安智多晶微电子有限公司
申请日： 2018-12-29 - 公布日： 2023-04-07 - 主分类号： G06F30/347 文献下载
摘要：本发明属于集成电路设计领域，具体涉及一种基于FPGA自动更新布局布线的方法及系统。该方法包括：生成更新配置文件；根据所述更新配置文件和原始位流文件生成更新位流文件；将所述更新位流文件加载到FPGA上。该系统包括：功能测试模块，用于生成更新配置文件；自动布局布线模块，用于根据所述更新配置文件和原始位流文件生成更新位流文件；下载模块，用于将所述更新位流文件加载到FPGA上。本发明通过集合自动布局布线模块与功能测试模块，使得FPGA系统实现自动更新布局布线的功能，使得更新布局布线的过程不需要人为参与或软件参与，提高FPGA芯片设计可靠性。
一种基于 fpga 自动更新布局布线方法系统