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[发明专利]动态布线方法-CN202111138188.2在审
发明人：李思源;雷洋;张鑫 -专利权人：深圳市紫光同创电子有限公司
申请日： 2021-09-27 - 公布日： 2022-01-11 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种局部动态重配的布线方法，拆分可编程逻辑器件芯片局部动态重配中跨动态区域和静态区域的net；对边界区域的net通过边界模块程序布线，确定区域边界点；保存边界点所在的区域、对应的端口和边界点的坐标；对延伸区域的net通过延伸模块程序布线，即对边界点到延伸区域load的net布线；建立布线结果。本发明通过以上技术方案，解决了可编程逻辑器件芯片局部动态重配中边界点选择与解路径搜索的问题，实现了对可编程逻辑器件的重配中跨越动态区域边界的net进行处理。
动态布线方法

[发明专利]一种用于FPGA的HDL代码级抗单粒子翻转自动纠错方法-CN202010666387.X在审
发明人：姚睿;易思静;赵银花;叶有时;游霞;周翟和;林华 -专利权人：南京航空航天大学
申请日： 2020-07-10 - 公布日： 2022-01-11 - 主分类号： G06F30/347 文献下载
摘要：本发明提出的一种用于FPGA的HDL代码级抗单粒子翻转自动纠错方法，属于空间电子系统抗辐射设计加固领域。本发明通过开发可视化界面和抗单粒子翻转自动纠错设计加固算法，在HDL级进行设计加固：首先接收待加固HDL源代码和目标FPGA芯片型号，并将所述HDL源代码转换为相应标准HDL代码；然后使用抗单粒子翻转自动纠错设计加固算法，对所述标准HDL代码进行设计加固，并输出加固后的HDL代码。本发明能够及时发现和自动纠正寄存器中的单粒子翻转，有效提高了基于FPGA的空间电子系统的可靠性；所提供方法通用性强，适用于任意型号的FPGA，设计结果支持代码重用和二次开发，大幅提高了设计效率和自动化程度。
一种用于 fpga hdl 代码级抗单粒子翻转自动纠错方法

[发明专利]一种利用区域重布局的FPGA布局合法化方法-CN202011026525.4有效
发明人：王新晨;惠锋;虞健;董志丹;刘佩 -专利权人：无锡中微亿芯有限公司;中国电子科技集团公司第五十八研究所
申请日： 2020-09-25 - 公布日： 2021-12-10 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种利用区域重布局的FPGA布局合法化方法，涉及FPGA技术领域，该方法分区域对初始布局状态进行抽象建立剩余图并利用线长对剩余图中由可重布节点和可布位置之间的关系抽象形成的有向边进行赋值作为边的花费，基于最小花费最大流算法对剩余图进行求解得到各个可重布节点的最终合法位置，该方法将最大流算法应用于二次线性规划算法的合法化部分，使原本不具有导向性的合法化流程变得具有导向性，且由于合法节点以及被合法节点占用的布局位置也参与建模求解，因此合法化的同时还对初始布局进行了优化在一定程度上提高了最终解的质量，使得合法化后的线长更短、布局结果更优。
一种利用区域布局 fpga 合法化方法

[发明专利]一种应用于FPGA的阶梯状布线及测试方法-CN202111080272.3在审
发明人：李岳;舒毅 -专利权人：山东芯慧微电子科技有限公司
申请日： 2021-09-15 - 公布日： 2021-11-19 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种应用于FPGA的阶梯状布线及测试方法，属于芯片测试技术领域。该方法，执行如下步骤：1）定义起始位置；FPGA的第一行、第一列、最后一行、最后一列的CLB作为布线资源的起始位置；2）完成布线；a.正向布线；b.反向布线；3）连通性测试。该发明可遍历水平方向与垂直方向上所有布线资源，与传统技术上依次水平串联布线接口的测试方法相比，解决布线资源测试单一性的缺点，提高了FPGA布线资源测试的覆盖率，为FPGA的可靠应用提供前提。
一种应用于 fpga 阶梯布线测试方法

[实用新型]一种FPGA模块电路-CN202120075075.1有效
发明人：敖然 -专利权人：成都六脉通科技有限公司
申请日： 2021-01-12 - 公布日： 2021-11-02 - 主分类号： G06F30/347 文献下载
摘要：本实用新型公开了一种FPGA模块电路，包括型号为EPM240T100C5N的芯片和型号为Header5X2的排针板P1，所述芯片由UIE、UIA、UIB和UIC组成，所述FPGA模块电路中闪存芯片的第二十三引脚与排针板P1的第九引脚连接，所述FPGA模块电路中闪存芯片的第二十五引脚与排针板P1的第三引脚连接，所述FPGA模块电路中闪存芯片的第二十四引脚与排针板P1的第一引脚连接，所述FPGA模块电路中闪存芯片的第二十二脚与排针板P1的第五引脚连接。
一种 fpga 模块电路

[发明专利]验证信号走向配码的测试方法、装置、介质及设备-CN202110916195.4有效
发明人：夏燕;徐维涛 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2021-08-11 - 公布日： 2021-10-29 - 主分类号： G06F30/347 文献下载
摘要：本发明提供了一种验证信号走向配码的测试方法、装置、介质及设备，通过解析待验证的信号布线走向文件得到所有信号的布线节点信息；根据布线节点信息生成配码命令文件及与配码命令列表；将命令文件路径地址以及执行命令文件生成的日志文件路径地址设置在执行配码时所调用的配码执行文件中；执行配码执行文件，根据日志文件找到实际配码值，将实际配码值与命令列表中的配码期望值进行比对，比对一致则配码正确，不一致则配码失败，将不一致的电路路径地址及配码值写入结果文件中并输出。通过使用软件验证的思想，实现了电路进行批量自动化验证，大量节省了验证时间，节约了测试人员的测试时间和精力，提高了配码验证的速度以及测试覆盖率。
验证信号走向测试方法装置介质设备

[发明专利]多业务板间触发信号同步系统-CN202110289107.2有效
发明人：邬刚;陈永 -专利权人：杭州加速科技有限公司
申请日： 2021-03-18 - 公布日： 2021-10-22 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种ATE半导体测试设备中多业务板间触发信号同步系统，属于微电子行业集成电路测试领域。通过在背板上设置有可编程逻辑器件，将与背板通信连接的所有业务板的互联同步触发信号布线在可编程逻辑器件上进行实现，解决了背板布线庞杂的问题，解决了各业务板触发信号发送至其他各业务板的精准同步性问题，同时更易于触发信号同步处理。
业务触发信号同步系统

[发明专利]基于FPGA的动态部分重构系统及方法-CN201810203023.0有效
发明人：王国华;申展余;罗东明 -专利权人：北京航空航天大学
申请日： 2018-03-13 - 公布日： 2021-09-17 - 主分类号： G06F30/347 文献下载
摘要：本发明提供一种基于FPGA的动态部分重构系统及方法，包括重构任务开发模型、ICAP控制器和存储子系统；重构任务开发模型包含软件任务、硬件任务和委托任务；软件任务是基于Linux多线程的开发，硬件任务是具有接口规范的由VHDL实现的逻辑电路，委托任务是轻量级的Linux线程，通过委托任务能像控制软件任务一样控制硬件任务；ICAP控制器由DMA控制器和ICAP控制逻辑组成；存储子系统由附加控制器、内存管理单元、内存控制器、任务仲裁器和突发访问长度转换器组成。本发明实现了用于硬件任务与系统应用软件层进行数据交互，降低了重构应用开发的难度，减少了用户对器件底层硬件的直接操作，加快了重构应用的开发速度。
基于 fpga 动态部分系统方法

[发明专利]构建FPGA原型验证平台的方法、装置、设备和介质-CN202110642566.4有效
发明人：王奕 -专利权人：苏州浪潮智能科技有限公司
申请日： 2021-06-09 - 公布日： 2021-09-17 - 主分类号： G06F30/347 文献下载
摘要：本申请实施例公开了一种构建FPGA原型验证平台的方法、装置、设备和介质，基于设定的约束条件，将用于构建FPGA原型验证平台的代码转化为门级网表。基于满足时序收敛时各参数的取值范围设定预设参数要求，若门级网表的运行结果不满足预设参数要求，则按照设定的参数优化规则，对门级网表进行物理优化。物理优化过程可以看作对门级网表中各元件的布局进行优化的过程，对满足预设参数要求的门级网表或对物理优化后的门级网表中各元件进行布线，得到FPGA原型验证平台。通过对门级网表进行物理优化，保证了门级网表中各元件布局的合理性，使得FPGA原型验证平台具有较高的准确性，提高了FPGA原型验证平台的时序收敛。
构建 fpga 原型验证平台方法装置设备介质

[发明专利]一种松弛度权重时序驱动布局方法-CN202110594161.8在审
发明人：蒋中华;王海力 -专利权人：京微齐力（北京）科技有限公司
申请日： 2021-05-28 - 公布日： 2021-07-30 - 主分类号： G06F30/347 文献下载
摘要：本发明提供一种松弛度权重时序驱动布局方法，包括：初始化网表，从所述网表中确定第一目标模块，将所述第一目标模块映射到所述FPGA芯片内部对应的物理位置上，并利用时序引擎得到所述第一目标模块的松弛度；根据所述第一目标模块的松弛度，更新所述第一目标模块在所述FPGA芯片上的布局区域。根据FPGA芯片上各个模块的松弛度来布局，将松弛度小的模块识别为需要优先处理的重要模块，放在芯片的中心位置，将松弛度大的模块识别为不重要的模块，放在芯片的边缘位置，提高了用户的设计性能，保证了芯片上的高性能资源得到最大化的利用。
一种松弛权重时序驱动布局方法

[发明专利]针对多裸片FPGA的基于时钟域的网表分割方法-CN202110428926.0在审
发明人：杜学军;惠锋;虞健;董志丹;刘佩 -专利权人：无锡中微亿芯有限公司
申请日： 2021-04-21 - 公布日： 2021-07-16 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种针对多裸片FPGA的基于时钟域的网表分割方法，涉及FPGA技术领域，该方法根据用户输入网表中各个实例模块的信号连接关系确定各个实例模块所属的时钟域,根据预定算法确定各个时钟域所对应的子网表，并将每个时钟域内的所有实例模块分配到对应的子网表中，由此分割得到每个FPGA裸片对应的子网表可以把同一个时钟域的实例模块尽量分配在同一个子网表，从而可以有效减少关键路径跨FPGA裸片的情况，从而降低信号时延，使得多裸片FPGA的工作性能更优，提升多裸片FPGA实现的速度。
针对多裸片 fpga 基于时钟分割方法

[发明专利]基于时序的多裸片FPGA的网表分割方法-CN202110429301.6在审
发明人：杜学军;惠锋;虞健;刘佩;董志丹 -专利权人：无锡中微亿芯有限公司
申请日： 2021-04-21 - 公布日： 2021-07-16 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种基于时序的多裸片FPGA的网表分割方法，涉及FPGA技术领域，该方法在对用户输入网表分割得到初始分配结果后，根据各个待优化节点在当前分配结果下的时序代价值从大到小的顺序依次遍历，并根据与其存在直接连接关系的相邻节点的分配结果之间的关系确定将待优化节点重新分配到其他各个子网表后的时序代价值，并调整各个待优化节点的分配结果使其分配到时序代价值最小的子网表中，以此循环更新得到各个子网表，该方法可以减少分割得到的子网表之间的跨子网表次数，尤其减少关键路径的跨子网表次数，进而减少关键路径时延，优化设计的时序，提升整体设计的速度。
基于时序多裸片 fpga 分割方法

[发明专利]一种FPGA芯片基本单元的设计方法-CN201610080684.X有效
发明人：刘成利 -专利权人：京微雅格（北京）科技有限公司
申请日： 2016-02-04 - 公布日： 2021-06-18 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种FPGA芯片基本单元的设计方法，该方法包括：获取FPGA芯片的基本单元；获取所述基本单元输入输出端口的时序约束信息，并根据所述时序约束信息完成所述基本单元的内部物理设计；获取所述基本单元中要穿过的金属线的时序约束信息，根据所述金属线的时序约束完成所述金属线布线；对所述金属线的布线结果进行仿真；确定所述基本单元为物理上完全独立的单元后，并以此产生FPGA芯片的网表；根据所述网表生产流片。本发明通过各个在物理上独立的基本单元，自由组合出满足不同的需求、尺寸以及适合各种工艺的芯片；进而缩短芯片的生产时间，减少工作量，加快芯片产品上市时间，进而降低成本。
一种 fpga 芯片基本单元设计方法

[发明专利]一种FPGA总体布局合法化方法-CN201610914808.X有效
发明人：王似飞;李佐渭;沈磊;翟四通;吴昌 -专利权人：上海复旦微电子集团股份有限公司
申请日： 2016-10-20 - 公布日： 2021-05-28 - 主分类号： G06F30/347 文献下载
摘要：一种FPGA总体布局合法化方法，首先采用整数规划和网络流的方式对宏模块进行合法化，然后采用分级的整数规划的方式对有约束的标准单元进行合法化，最后采用分级的网络流的方式对无约束的标准单元进行合法化。本发明通过分级处理不同类型不同约束的单元模块的合法化，通过小范围的单元移动，在尽量小的破坏总体布局结果的情况下进行合法化操作，确保总体布局的有效性，通过减少局部拥挤度，减少合法化对总体布局的破坏，通过分级的方式很容易扩展合法化框架，合法化布局的效率明显提高。
一种 fpga 总体布局合法化方法

[发明专利]一种FPGA芯片布线方法-CN201510795414.2有效
发明人：刘桂林 -专利权人：京微雅格（北京）科技有限公司
申请日： 2015-11-18 - 公布日： 2021-05-07 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种FPGA芯片布线方法，该方法包括：进行FPGA芯片布局并且得到芯片各单元布局后的坐标；根据FPGA芯片的布线模式，获取和该模式对应的预存布线编码信息；根据各单元布局后的坐标确定该单元对应的编码，然后根据所述布线编码信息进行各单元的布线剪枝。本发明通过获取FPGA芯片中布线模式的布线编码信息，然后根据预先存储的布线编码信息，在实际布线过程中进行合理的剪枝，进而提高布线速度，减少时间的延迟。
一种 fpga 芯片布线方法

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