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[实用新型]一种FPGA固件烧写和加载控制电路及系统-CN202222119987.1有效
发明人：严磊;胡杨;陈健辉;邹大生;黄宇奇 -专利权人：深圳市迈拓斯电子信息科技有限责任公司
申请日： 2022-08-11 - 公布日： 2022-12-02 - 主分类号： G06F30/347 文献下载
摘要：本实用新型公开了一种FPGA固件烧写和加载控制电路及系统，包括：主控模块、FPGA模块、FLASH固件存储模块及切换控制模块；主控模块连接到上位机，主控模块与切换控制模块电连接，切换控制模块分别与FPGA模块及FLASH固件存储模块电连接；切换控制模块用于切换FLASH固件存储模块与FPGA模块或主控模块的连接；当切换控制模块切换到FLASH固件存储模块与主控模块的连接时，上位机通过主控模块对FLASH固件存储模块进行烧写；当切换控制模块切换到FLASH固件存储模块与FPGA模块的连接时，FPGA模块可以正常加载FLASH固件存储模块内的固件。本实用新型能够实现FPGA固件的正常烧写，且能够在断电等意外情况发生时控制FLASH固件存储模块与主控模块直连，以实现后续再次启动烧写流程，可靠性高。
一种 fpga 固件烧写加载控制电路系统

[发明专利]一种用于评估FPGA芯片面积的方法-CN202211121191.8在审
发明人：高丽江;贾一平;杨海钢 -专利权人：北京中科胜芯科技有限公司
申请日： 2022-09-15 - 公布日： 2022-11-29 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种用于评估FPGA芯片面积的方法，属于FPGA芯片设计技术领域。该方法执行以下步骤，1）确定当前设计中基本单元的版图高度；2）以步骤1）为约束条件，确定各基本单元的最小宽度；3）设定每增加一个finger后，所述基本单元的宽度增加值；4）根据步骤2）和步骤3）确定当前设计中各单元最终宽度值，并以向上取整的方式以w的整数倍表示，从而确定各单元的最小等效单元的面积，并根据各单元中最小等效单元个数得到各单元的总面积；5）计算面积占用率a，并进行评估；本发明可预估芯片面积，并通过占用率进行快速评估，本发明以基于固定单元高度的面积估计的方式对于FPGA进行面积估计。
一种用于评估 fpga 芯片面积方法

[发明专利]外延工艺的模拟方法-CN202211203201.2在审
发明人：李伟叶;侯翔宇;杨继业;李昊;陆怡;康志潇;张博;刑军军 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2022-09-29 - 公布日： 2022-11-29 - 主分类号： G06F30/347 文献下载
摘要：一种外延工艺的模拟方法，包括：获取待模拟外延工艺，所述待模拟外延工艺包括若干待模拟外延阶段，各待模拟外延阶段具有对应的初始外延时间速率关系模型；获取若干组外延工艺参数，各外延工艺参数包括外延速率和外延时间；根据至少一组外延工艺参数中的外延速率和外延时间对任一所述待模拟外延阶段的初始外延时间速率关系模型进行拟合，获取所述待模拟外延阶段对应的参考外延时间速率关系模型；根据所述若干待模拟外延阶段对应的参考外延时间速率关系模型，获取所述待模拟外延工艺的模拟外延填充量。所述外延工艺的模拟方法改善了深沟槽填充工艺的调整方式，简化了填充工艺的调整步骤，缩短了工艺调整时间，提升了工艺调整效率。
外延工艺模拟方法

[发明专利]一种电路设计的分割方法及装置-CN202211075642.9在审
发明人：万鹭;张吉锋;邵中尉;肖慧 -专利权人：上海思尔芯技术股份有限公司
申请日： 2022-09-05 - 公布日： 2022-11-25 - 主分类号： G06F30/347 文献下载
摘要：本申请提供了一种电路设计的分割方法及装置，在对电路设计进行分割之前，增加了预处理的步骤，包括：先计算每个节点的到达时间，然后确定关键路径，再基于时延约束信息提高关键路径上每条连线的权重值；同时，将电路设计转化为拓扑图并确定每个节点的层级，然后移除层级之差过大的跨层连线。通过以上分割前的预处理，对时延较大的路径中的连线及容易造成同一条路径被反复切割的连线赋予更高的权重值或者将其删除以防止被切割，从而使接下来进行电路分割时可以尽量避免切割时延较大的路径和尽量避免反复切割同一条路径，进而可以有效减轻甚至消除因切割不当而带来的电路整体时延增大的问题，使得系统的运行速率得到明显的提升。
一种电路设计分割方法装置

[发明专利]一种原理图引脚封装设计的方法、装置及存储介质-CN202211306871.7在审
发明人：黄耿焕;龚易彤;明德 -专利权人：广州市保伦电子有限公司
申请日： 2022-10-25 - 公布日： 2022-11-22 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种原理图引脚封装设计的方法、装置及存储介质，方法包括：获取FPGA的每个bank区域组的需求引脚信息；根据每个bank区域组的需求引脚信息，调取封装信息库中对应的需求引脚的第一引脚数据，其中，封装信息库包括所有FPGA标准引脚的基础数据；按照预设的排序顺序对第一引脚数据进行排序，根据排序后的第一引脚数据，生成一个引脚位置映射表，其中，一个引脚位置映射表记录了一个bank区域组的引脚数据与引脚位置信息的映射关系；根据引脚位置映射表，生成器件的轮廓和对应的需求封装引脚，获得引脚封装原理图，实现FPGA需求引脚的自动封装，提高FPGA需求引脚的封装效率。
一种原理图引脚封装设计方法装置存储介质

[发明专利]一种基于环形网络的实现电路单热点传递的电路架构-CN202210885681.9在审
发明人：黄乐天;许怡楠;姜书艳;廖永波 -专利权人：电子科技大学
申请日： 2022-07-26 - 公布日： 2022-11-22 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种基于环形网络的实现电路单热点传递的电路架构，包括区域划分单元、热点单元和处理单元，所述区域划分单元包括FPGA芯片，所述FPGA芯片划分多个空间区域并对空间区域进行八进制编码，多个所述空间区域呈环形阵列分布，每个所述空间区域对应一个处理单元，且所述热点单元与处理单元呈对应设置；本发明通过区域划分单元、热点单元和处理单元的配合，其中区域划分单元FPGA芯片，使电路架构更加复杂，即使电路架构被破解，具体的电路含义难以被理解，而基于FPGA单热点分布的信息表示方法也就更难以被破解，使信息被泄露的几率，提高了电路的安全性。
一种基于环形网络实现电路热点传递架构

[发明专利]基于延时链的触发信号同步系统、方法及半导体测试设备-CN202110405600.6有效
发明人：邬刚;陈永 -专利权人：杭州加速科技有限公司
申请日： 2021-04-15 - 公布日： 2022-11-15 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种ATE半导体测试设备中的基于延时链的触发信号同步系统、方法及半导体测试设备，属于微电子行业集成电路测试领域。通过在背板上设置有可编程逻辑器件，将与背板通信连接的所有业务板的互联同步触发信号布线在可编程逻辑器件上进行实现，解决了背板布线庞杂的问题。通过设置输入信号延时单元和输出信号延时单元对触发信号的发送接收进行延时处理，解决了各业务板触发信号发送至其他各业务板的精准同步性问题，同时更易于触发信号同步校准处理。
基于延时触发信号同步系统方法半导体测试设备

[实用新型]一种FPGA固件的多重加载控制电路及系统-CN202222120007.X有效
发明人：严磊;胡杨;陈健辉;邹大生;贺生强 -专利权人：深圳市迈拓斯电子信息科技有限责任公司
申请日： 2022-08-11 - 公布日： 2022-11-15 - 主分类号： G06F30/347 文献下载
摘要：本实用新型公开了一种FPGA固件的多重加载控制电路及系统，一种FPGA固件的多重加载控制电路包括：主控模块、FPGA模块、切换模块、第一FLASH模块及第二FLASH模块；所述主控模块连接到上位机，所述主控模块分别与所述FPGA模块及所述切换模块电连接，所述切换模块与所述FPGA模块电连接，所述切换模块分别与所述第一FLASH模块及所述第二FLASH模块电连接。本实用新型能够实现不同FLASH固件的加载，分时实现FLASH固件包含的功能。
一种 fpga 多重加载控制电路系统

[实用新型]智慧公交车载AI智能客流统计终端核心模组-CN202222134606.7有效
发明人：贺晓燕;李世军;孙恩禄;王利聪 -专利权人：深圳市能信安科技股份有限公司
申请日： 2022-08-12 - 公布日： 2022-11-11 - 主分类号： G06F30/347 文献下载
摘要：本实用新型公开了一种智慧公交车载AI智能客流统计终端核心模组，涉及智能监控电路产品技术领域，包括集成在一块PCB板上的CPU模块、电源模块、内存DDR模块和EMMC存储模块，用于进行AI智能客流统计分析，得出客流量统计结果；CPU模块分别与内存DDR模块和EMMC存储模块连接；电源模块分别与CPU模块、内存DDR模块和EMMC存储模块连接；PCB板的边缘设置有多组扩展接口，每组扩展接口与CPU模块或电源模块连接，用于作为与外围扩展模块连接的连接口或供电输出端口。本实用新型具有体积小、可扩展性强、成本低的优点。
智慧公交车载 ai 智能客流统计终端核心模组

[发明专利]一种基于传递综合信息流实现的芯片设计方法-CN202210922919.0在审
发明人：杜学军;惠锋;刘佩;王晨阳;张立 -专利权人：无锡中微亿芯有限公司
申请日： 2022-08-02 - 公布日： 2022-11-08 - 主分类号： G06F30/347 文献下载
摘要：本申请公开了一种基于传递综合信息流实现的芯片设计方法，涉及芯片设计技术领域，该方法在逻辑综合阶段基于RTL级描述文件识别器件组后，不仅得到各个器件组的逻辑子网表和其他电路结构的其他逻辑子网表，还得到各个器件组的物理场景网表传输给装箱阶段；在装箱阶段根据器件组的物理场景网表表述的箱结构及互相之间的连接关系可以直接得到各个器件组的装箱结果，无需再参与装箱算法的搜索装箱，而且由于物理场景网表是基于器件组的功能信息和架构信息产生的，因此装箱阶段可以直接得到符合器件组的功能信息和架构信息的要求的最优装箱结果，提高了装箱效率以及装箱的品质，从而提高了芯片设计的效率以及品质。
一种基于传递综合信息实现芯片设计方法

[发明专利]一种基于FPGA热点变化的信息表示方法-CN202210885669.8在审
发明人：许怡楠;姜书艳;黄乐天 -专利权人：电子科技大学
申请日： 2022-07-26 - 公布日： 2022-11-04 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种基于FPGA热点变化的信息表示方法，通过对电路的空间区域进行自定义划分，每个区域的热点代表不同的含义，S1、先将FPGA芯片按物理位置进行区域分块，并对空间区域进行二进制编码，使每个热点单元对应不同的数据，再将数据通过存储器储存，根据划分区域，在每个目标物理区域内均布置热点电路，通过使能信号控制布置的热点电路，使能区域在工作时与其他区域产生温度差，并设计相应热点的控制单元；本发明通过对电路热点点亮的变化过程进行自定义编码，即不同的变化过程表示不同的信息，从而进行热点变化的信息表示，使得自定义编码更加复杂，范围更加广阔，表达的信息更加自由，破解难度更大。
一种基于 fpga 热点变化信息表示方法

[发明专利]一种基于FPGA多热点传递顺序的信息表示方法-CN202210885699.9在审
发明人：许怡楠;姜书艳;黄乐天 -专利权人：电子科技大学
申请日： 2022-07-26 - 公布日： 2022-11-04 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种基于FPGA多热点传递顺序的信息表示方法，包括如下步骤：S1、先将FPGA器件按物理位置进行区域分块，并对空间区域进行八进制编码，即每一个热点对应不同的数据，S2、根据划分区域，在每个目标物理区域内均布置热点电路，且该热点电路受使能信号控制，即在使能控制信号的作用下，使能区域在工作时与其他区域产生温度差，S3、在S2的基础上，根据传递顺序的编码方案，设计控制单元控制各部分使能的有效时间与顺序，使得FPGA的热点能够按照顺序传递，本发明编码方式多样，热点传递顺序可以自定义编码更加复杂，表达的信息更加自由，且破解难度更大，更具安全性。
一种基于 fpga 热点传递顺序信息表示方法

[发明专利]一种基于FPGA多热点分布的信息表示方法-CN202210887350.9在审
发明人：许怡楠;姜书艳;黄乐天 -专利权人：电子科技大学
申请日： 2022-07-26 - 公布日： 2022-11-04 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种基于FPGA多热点分布的信息表示方法，包括如下步骤：S1、电路约束布局：首先将FPGA器件按物理位置进行区域分块，并对每个区域进行独热编码，S2、电路发热能力鉴定：根据分块区域的编码，为使对应的目标信息匹配的物理区域工作时与其他区域产生温度差，在该物理区域内布置合适的电路结构；S3、效果检测：在完成电路约束布局以及电路发热能力鉴定后，通过热成像仪对FPGA的温度分布进行检测，本发明通过对电路的空间区域进行自定义划分，每个区域表示不同的信息，从而进行多热点分布的信息表示，相比基于单热点分布进行信息表示，基于多热点分布进行信息表示能够搭载更多的信息，且编码信息相对更加复杂，更具安全性。
一种基于 fpga 热点分布信息表示方法

[发明专利]一种门级网表跨时钟域自动化分析方法及系统-CN202210759348.3在审
发明人：孙宇明;曾霞;江云松;于志杰;李铀;王宏伟;唐柳;朱倩;尤静;姚春月;童宗挺;赵欢;田甜 -专利权人：北京轩宇信息技术有限公司
申请日： 2022-06-29 - 公布日： 2022-11-04 - 主分类号： G06F30/347 文献下载
摘要：一种门级网表跨时钟域自动化分析方法及系统，通过包括仿真库自动抽象模块、Verilog程序分析模块、门级网表时钟树和复位树推断模块、跨时钟域特征识别模块、违规显示模块，进行Verilog语言解析、仿真库自动抽象、门级网表时钟树推断、门级网表复位树推断、跨时钟域特征电路识别和违规显示步骤，能够通过静态分析的方法分析可编程逻辑设计门级网表的跨时钟域风险并且对设计缺陷进行精确定位，提高了可编程逻辑设计可靠性。
一种门级网表跨时钟自动化分析方法系统

[发明专利]一种基于FPGA单热点传递顺序的信息表示方法-CN202210895265.7在审
发明人：许怡楠;姜书艳;黄乐天 -专利权人：电子科技大学
申请日： 2022-07-26 - 公布日： 2022-11-04 - 主分类号： G06F30/347 文献下载
摘要：本发明提出了一种基于FPGA单热点传递顺序的信息表示方法，该信息表示方法基于FPGA单热点分布的信息表示方法及其电路结构，单热点分布的信息表示方法通过对FPGA芯片空间区域进行划分，利用“热点”的位置实现信息表示，在此基础上，通过对电路进行设计，使得热分布图中“热点”的点亮具备一定的传递顺序，以此表达特定信息。本发明以FPGA为实现载体，在单热点分布信息表示的电路结构的基础上，设计配套电路实现本发明提出的单热点传递顺序的信息表示方法，因此基于本方法提出的信息表示方法进行信息表达更具安全性。
一种基于 fpga 热点传递顺序信息表示方法