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[发明专利]一种基于强化学习的FPGA布局方法-CN202210333437.1在审
发明人：田春生;陈雷;王硕;周婧;张瑶伟;周冲;庞永江;马筱婧;帅鉴峰;冯涵旭;杜忠;张璐;席陪陪 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2022-03-30 - 公布日： 2022-08-30 - 主分类号： G06F30/347 文献下载
摘要：本发明属于集成电路领域，具体涉及一种基于强化学习的FPGA布局方法:首先,根据输入的网表文件，提取出FPGA设计电路中所包含的逻辑单元，进而完成逻辑单元的初始化布局操作；针对传统模拟退火方法布局收敛慢的问题，提出了多种搜索区域构建方法，能够有效提升布局解空间的搜索效率；在此基础上，提出了一种基于强化学习的最优搜索区域选择方法，能够自适应地选择出最优的搜索区域执行逻辑单元的交换操作。该布局方法能够在保持所需要的线长与关键路径延时的情形下，大幅度降低FPGA布局所需花费的时间。
一种基于强化学习 fpga 布局方法

[实用新型]一种大功率使用场合的FPGA供电电路-CN202221123015.3有效
发明人：程海波 -专利权人：江苏新质信息科技有限公司
申请日： 2022-05-11 - 公布日： 2022-08-30 - 主分类号： G06F30/347 文献下载
摘要：一种大功率使用场合的FPGA供电电路，主控芯片U20配置有第一输入去耦电路、电阻R666、电容C256、电阻R948和第一输出去耦电路；第一输入去耦电路加在主控芯片U20的功率电源输入引脚；电阻R666加在主控芯片U20的反馈引脚；电容C256加在主控芯片U20的输出跟踪和软启动引脚上；电阻R948作为主控芯片U20的隔地电阻；第一输出去耦电路加在主控芯片U20的功率电源输出引脚；主控芯片U21和主控芯片U22外围电路配置和主控芯片U20相似。本实用新型适合国产FPGA大功率使用场合，降低硬件设计的复杂程度，能够实现上电时序的控制，满足上电时序要求，提高设计的可靠性和系统整体的稳定性。
一种大功率使用场合 fpga 供电电路

[发明专利]基于时分复用技术的系统级FPGA布线与优化方法-CN202210493249.5在审
发明人：郭龙坤;张晓岩;孙龙;彭辉鸿 -专利权人：福州大学
申请日： 2022-05-07 - 公布日： 2022-08-09 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种基于时分复用技术的系统级FPGA布线与优化方法，包括以下步骤：步骤S1：将FPGA原型系统表示为无向图模型，多个FPGA组成一个功能组NET，多个NET组成一个网络组GROUP；步骤S2：对每个NET基于最小斯坦纳树FPGA进行布线；步骤S3：进行基于GROUP规模的时分复用比预分配；步骤S4：进行时分复用比精确分配；步骤S5：进行基于余量的时分复用比调整。该方法有利于提高集成度较高的大规模复杂电路的布线效果。
基于时分技术系统 fpga 布线优化方法

[发明专利]一种FPGA布线资源数据压缩办法-CN202111354448.X有效
发明人：杨珂;白利达 -专利权人：山东芯慧微电子科技有限公司
申请日： 2021-11-16 - 公布日： 2022-08-09 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种FPGA布线资源数据压缩办法，包括：定义对象、定义数组、通过键值对查找等步骤。本发明提供的FPGA布线资源数据压缩办法，以Type信息为索引，查找Wire信息；这样可大幅减少内存的占用。内存占用随FPGA规模的增长也会显著变缓。
一种 fpga 布线资源数据压缩办法

[发明专利]一种实用的逻辑验证架构级FPGA布线器的构建方法-CN202011175892.0有效
发明人：刘耿耿;许文霖;庄震;郭文忠;黄兴;陈国龙 -专利权人：福州大学
申请日： 2020-10-28 - 公布日： 2022-08-09 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种实用的逻辑验证架构级FPGA布线器的构建方法，步骤S1：生成每个线网的布线拓扑：首先对线网进行布线拓扑，在TDM比例未分配前，对于每个线网，其所包含的FPGA在该阶段被连接在一起，用以线网的连通性；步骤S2：进行TDM比例分配：根据每个线网组的时延情况的不同，为每个线网的每条边分配TDM比例；步骤S3：进行系统时延优化：通过迭代的方式，不断地将具有较大TDM比例的线网组进行，当满足迭代终止的条件时，整个布线器的处理过程结束。本发明能够通过降低相应的系统延迟来提高芯片性能。
一种实用逻辑验证架构 fpga 布线构建方法

[发明专利]一种基于FPGA的多输入LUT的布局方法-CN202210462595.7在审
发明人：罗钧;蒋中华;郭敬霞;刘桂林;王海力 -专利权人：京微齐力（北京）科技有限公司
申请日： 2022-04-28 - 公布日： 2022-08-05 - 主分类号： G06F30/347 文献下载
摘要：本发明提供一种基于FPGA的多输入LUT的布局方法，实现在FPGA的一个逻辑区LP内增加至少一根外部信号输入端口，用于LP中的寄存器接入外部输入信号时使用。对FPGA进行布局，当寄存器有外部信号驱动并发生布线冲突时，判断LUT使用的输入端口和输入端口数量。当LUT的输入端口和输出端口有悬空时，通过模式选择设置，将LUT的任一悬空输入端和任一悬空输出端布局成一个单输入单输出的选通器，选通器的输入端用作给寄存器提供一个新的外部输入端口，LUT原有使用的输入端口和输出端口所实现的逻辑功能保持不变。本发明布局方法减少了需要重新布局的FPGA芯片中LP单元的数量，使FPGA芯片布局结果更加紧凑，布线距离更短，从而减小电信号传输时延。
一种基于 fpga 输入 lut 布局方法

[发明专利]一种FPGA时钟区域合法化方法-CN202210484395.1在审
发明人：梅扬杰;朱自然 -专利权人：东南大学
申请日： 2022-05-06 - 公布日： 2022-07-22 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种FPGA时钟区域合法化方法，包括以下步骤：(1)使用边界盒计算存在时钟溢出区域；(2)使用布线树形式减少判定的存在溢出区域；(3)从外到内逐一移动溢出区域模块并选择移动量最小的方案解决溢出问题。一方面采用边界盒进行计算时钟溢出区域的上界，简化了精确计算时钟溢出区域的过程，避免花费大量时间重复构造布线树，加快了运算速度；另一方面使用布线树进行优化合理利用了布线资源，避免近似导致过度压缩全局时钟的空间，从而避免了解在合法化过程中的大幅度恶化。该方法有利于高效地合法化FPGA各时钟区域，有效利用时钟布线资源的同时尽可能保证合法化所得到的解质量。
一种 fpga 时钟区域合法化方法

[发明专利]一种FPGA原型验证设备-CN202210275164.X在审
发明人：刘兴茂;刘丹;暴宇;马婧;李俊华;张佩文;徐国超 -专利权人：北京汤谷软件技术有限公司;江苏汤谷智能科技有限公司
申请日： 2022-03-19 - 公布日： 2022-07-08 - 主分类号： G06F30/347 文献下载
摘要：一种FPGA原型验证设备。本发明公开了一种FPGA原型验证设备，其包括以下模块：主控卡、业务卡、机箱；其中，所述主控卡用于处理控制FPGA原型验证；所述业务卡包括FPGA芯片，用于执行原型验证；所述主控卡与所述业务卡之间可插拔连接；所述业务卡与所述业务卡之间可插拔连接。本发明提供的FPGA原型验证设备，主控卡和业务卡之间，业务卡也业务卡之间采用可插拔连接，实现FPGA原型验证设备模块化、开放式的可扩展架构，可以根据需要通过可插拔实现所述主控卡与所述业务卡之间的灵活连接，以及灵活扩展业务卡，根据不同的需求，快速搭建FPGA原型验证装置，从而实现了一个易于灵活扩展原型验证所需FPGA芯片数量的装置，节约了成本，增加了灵活性。
一种 fpga 原型验证设备

[发明专利]一种可定制多种输入的查找表电路及FPGA新型阵列结构-CN202111189704.4有效
发明人：刘兴茂;刘丹;张桂琴;暴宇;马婧;宋太洙;张佩文;徐国超 -专利权人：北京汤谷软件技术有限公司;江苏汤谷智能科技有限公司
申请日： 2021-10-11 - 公布日： 2022-07-01 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种可定制多种输入的查找表电路及FPGA新型阵列结构，属于可编程逻辑器件技术领域，解决了现有技术中查找表逻辑资源的密度偏低，配置不灵活的问题。本发明通过若干个不同输入的查找表单元、若干个数据选择器、加法器的连接，可根据需要灵活实现多种输入的查找表，增加应用时的灵活性和适配性；可定制FPGA的新型阵列结构，采用六边形平铺的结构，且每个六边形包括十二个多边形PLB。本发明用于在可编程逻辑器件中实现多种逻辑功能，同时增加了逻辑器件的密度，留出足够的布线空间，利于灵活布线。
一种定制多种输入查找电路 fpga 新型阵列结构

[发明专利]一种键合线可重构匹配技术及设计方法-CN202210168161.6在审
发明人：刘维红;陈柳杨;刘烨;关东阳;刘清冉;张梦林;王坤 -专利权人：西安邮电大学
申请日： 2022-02-23 - 公布日： 2022-06-24 - 主分类号： G06F30/347 文献下载
摘要：一种键合线可重构匹配技术及设计方法，其特征在于：包括基板、电容、接地铜箔、信号输入端、信号输出端、芯片和键合线，所述信号输入端、信号输出端和芯片设置在基板中间，所述键合线连接信号输入端、芯片和信号输出端；所述信号输入端、信号输出端和芯片左右设置有接地铜箔，所述电容跨接在信号输入端和接地铜箔之间；本发明为了解决键合工艺的不足所带来的信号传输问题，本发明主要通过在键合线前端加可变电容，对键合线的寄生效应进行补偿调节，以此实现信号的高质量传输，减少了由于键合线误差而导致废板情况的发生，减少了原材料的浪费、降低了成本。
一种键合线可重构匹配技术设计方法

[发明专利]一种FPGA原型验证装置及验证系统-CN202210275332.5在审
发明人：刘兴茂;刘丹;暴宇;马婧;李俊华;张佩文;徐国超 -专利权人：北京汤谷软件技术有限公司;江苏汤谷智能科技有限公司
申请日： 2022-03-19 - 公布日： 2022-06-14 - 主分类号： G06F30/347 文献下载
摘要：一种FPGA原型验证装置及验证系统。本发明公开了一种FPGA原型验证装置，包括：主控卡，业务卡，时钟卡，机箱；所述主控卡用于处理控制FPGA原型验证；所述业务卡包括FPGA芯片，用于执行原型验证；述时钟卡包括第一晶振，用于产生时钟信号；其中，所述主控卡与所述业务卡、所述主控卡与所述时钟卡、所述业务卡之间可插拔连接，所述主控卡、业务卡、所述时钟卡皆与所述机箱之间可拆卸连接。本发明提供的FPGA原型验证装置，采用可插拔连接，实现FPGA原型验证装置模块化、开放式的可扩展架构，可以根据用户实际需要实现灵活连接，快速搭建FPGA原型验证装置，从而实现了一个易于灵活扩展原型验证所需FPGA芯片数量的装置及验证系统，节约了成本，增加了灵活性。
一种 fpga 原型验证装置系统

[发明专利]可编程逻辑器件布线调整方法、装置、计算机及存储介质-CN202210260608.2在审
发明人：杨沛宇;李玉洁;王鑫楠;刘洋;邵林林;吴明杰 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2022-03-16 - 公布日： 2022-06-10 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种可编程逻辑器件布线调整方法、装置、计算机及存储介质，其中，所述方法包括：获取上一次布线生成的布线结果文件和布线输入文件；检查电路设计及约束是否进行改动，若否，则读取用户修改的路径信息，并判断是否存在未连接上的路径；当判断存在未连接上的路径时，获取用户修改的布线路径，并依据断开点对布线路径进行标记，以生成新的布线路径；当判断不存在未连接上的路径时，则判断路径信息是否存在拥塞，若是，则保持用户修改的布线路径不变，对拥塞的信号进行正常布线。在基于已有布线结果的基础上，根据用户修改的路径信息，进行检查判断后实现自动布线操作，从而能够满足用户不同的调整需求，增加了布线的灵活性和电路的性能。
可编程逻辑器件布线调整方法装置计算机存储介质

[发明专利]一种信号复用传输的方法及装置-CN202210217756.6有效
发明人：张吉锋;邵中尉 -专利权人：上海国微思尔芯技术股份有限公司
申请日： 2022-03-08 - 公布日： 2022-06-10 - 主分类号： G06F30/347 文献下载
摘要：本申请实施例公开了一种信号复用传输的方法及装置，通过对芯片设计的跨FPGA间的互连线信号进行分析得到每个互连线信号的组合逻辑时延和时钟域信息，根据时钟域信息对互连线信号进行分组，然后在每个分组内确定最大组合逻辑时延从而计算得到每个互连线信号需要补偿的时延，再在分组中根据补偿时延对互连线信号划分小组，为每个小组生成对应的TDM传输模块并配置相应的时分复用比率Ratio参数，以使各小组中的互连线信号经过对应的TDM传输模块后到达边界的时间基本相同，从而对布局布线处理产生很好的时序收敛效果，使布局布线流程耗时变短，整个芯片逻辑电路时序稳定，电路系统时序报告变优，芯片设计系统的运行性能明显提高。
一种信号传输方法装置

[发明专利]一种应用于集成电路的时序控制电路及一种服务器板卡-CN202010153472.6有效
发明人：冯子秋 -专利权人：苏州浪潮智能科技有限公司
申请日： 2020-03-06 - 公布日： 2022-06-03 - 主分类号： G06F30/347 文献下载
摘要：本申请公开了一种应用于集成电路的时序控制电路，包括：N个VR，N‑1个PNP型三极管以及N‑2个或门，N≥3；其中，N个VR的Vin分别连接Vin电源，N个VR的Vout分别与目标集成电路的Pin相连，第i个VR的PG与第i+1个VR的EN相连，N‑1个PNP型三极管的集电极均接地，N‑2个或门的第一输入端均与Vin电源相连，第j个或门的第二输入端与第j+2个VR的PG相连，第j个或门的输出端与第j个PNP型三极管的基极相连，第j个PNP型三极管的发射极与第j+1个VR的Vout相连，第N‑1个PNP型三极管的基极与Vin电源相连，第N‑1个PNP型三极管的发射极与第N个VR的Vout相连；1≤i≤N‑1，1≤j≤N‑2。显然，通过此种设置方式就可以显著降低时序控制电路所占用的空间体积。
一种应用于集成电路时序控制电路服务器板卡

[发明专利]一种基于迭代禁忌搜索算法的电路示意图布局布线方法-CN202210181588.X在审
发明人：孙雯;陈超凡;王铸清;罗琪;吴自豪;李文龙;南燕 -专利权人：东南大学
申请日： 2022-02-25 - 公布日： 2022-05-31 - 主分类号： G06F30/347 文献下载
摘要：本发明提供了一种基于迭代禁忌搜索算法的电路示意图布局布线方法，包括：初始化每个instance的行和列的布局；采用禁忌搜索算法优化每个instance的行序；确定instance的位置坐标及其端口坐标；基于已知的instance的布局进行布线。本发明能够降低目标函数的计算，并减少计算元器件布局的面积，快速得到合理近似最优布局布线方案。相比于传统上两两线段比较求交点个数的方法，本发明优化目标函数，降低连线交点数目和连线长度，使用归并排序计算逆序对的方法可以快速求解近似交点个数(时间复杂度为O(m logm))，在保证一定正确性的情况下，较为显著地缩短了计算时间。
一种基于禁忌搜索算法电路示意图布局布线方法