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[发明专利]一种CPLD管脚分配的方法、系统及设备-CN201811506286.5有效
发明人：高志伟;宁辰 -专利权人：广东浪潮大数据研究有限公司
申请日： 2018-12-10 - 公布日： 2023-04-07 - 主分类号： G06F30/347 文献下载
摘要：本申请公开了一种CPLD管脚分配的方法，包括：接收输入的CPLD需求文档；根据CPLD需求文档确定第一网络名与管脚号的理论对应关系；导出CPLD设计工程中的管脚分配列表，并为管脚分配列表中的各第二网络名匹配对应的第一网络名；根据理论对应关系确定第二网络名对应的管脚号，并将匹配完成的管脚分配列表导入到CPLD设计工程中。本申请所提供的技术方案保证了CPLD需求的管脚分配信息在导入CPLD工程过程中的准确性，在此基础上有效提高了CPLD管脚分配工作的效率，节省了人力与时间成本，也同时降低了CPLD设计失误率。本申请同时还提供了一种CPLD管脚分配的系统、设备及计算机可读存储介质，具有上述有益效果。
一种 cpld 管脚分配方法系统设备

[发明专利]一种基于稀疏技术的FPGA布局布线方法-CN202211560747.3在审
发明人：覃碨珺 -专利权人：上海芯璐科技有限公司
申请日： 2022-12-07 - 公布日： 2023-03-28 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种基于稀疏技术的FPGA布局布线方法，包括以下步骤：将FPGA内部硬件模块抽象为带电气端口的软件模块；读取全连接网表；进行全连接布局布线；判断布线是否满足要求，若满足布线要求，则完成布线并输出硬件网表；若不满足布线要求，在迭代未结束的情况下，返回全连接布局布线步骤；若不满足布线要求，在迭代结束的情况下，判断对应软件模块是否具备可稀疏的属性；若不具备可稀疏则反馈异常并退出；若具备可稀疏，则进行稀疏化处理和稀疏化布线。本发明在不增加物理布线资源的情况，通过开发各软件模块的可稀疏性和稀疏规则，可以明显提高芯片的性能或者计算能力，从而使AI计算或者图像处理等应用场合可以明显减少布线资源的使用。
一种基于稀疏技术 fpga 布局布线方法

[发明专利]可编程逻辑器件的线网延迟估算方法、装置、设备及介质-CN202211535900.7在审
发明人：张恒;张敏 -专利权人：深圳市紫光同创电子有限公司
申请日： 2022-12-02 - 公布日： 2023-03-28 - 主分类号： G06F30/347 文献下载
摘要：本申请公开了一种可编程逻辑器件的线网延迟估算方法、装置、设备及介质。该方法包括：将可编程逻辑器件划分为若干个区域，并获取区域内的可编程互连线；根据区域内布局资源的位置确定区域内由可编程互连线组成所有的线网路径，并计算每一个线网路径的延迟，线网路径用于为区域内拥有连接关系的两个布局资源提供布线资源；根据区域内拥有连接关系的布局资源之间的线网时序要求在布局资源之间适配线网路径，将线网路径的延迟作为布局资源之间的线网延迟。本申请提供的可编程逻辑器件的线网延迟估算方法，根据线网时序要求为布局资源适配线网路径，将线网路径的延迟作为估算结果，考虑到了区域内的可编程互连线，因此能更准确地估算出线网延迟。
可编程逻辑器件延迟估算方法装置设备介质

[发明专利]一种基于FPGA的射频脉冲生成方法及装置-CN202211572932.4在审
发明人：徐超;曾耿华;韩笑;王渊;黄鑫隆;肖鹏;高佳乐;丁俊洪 -专利权人：成都中微达信科技有限公司
申请日： 2022-12-08 - 公布日： 2023-03-14 - 主分类号： G06F30/347 文献下载
摘要：本发明提供的一种基于FPGA的射频脉冲生成方法及装置，该方法：根据FPGA的RAM资源分布情况，确定FPGA中各个用于传输波形数据的高速数据传输接口的位置，并使每个用于传输波形数据的高速数据传输接口以就近原则获取预设容量的RAM资源；然后，以时序优先为布线策略，对FPGA中用于传输波形数据的高速数据传输接口及其对应的RAM资源进行布线优化，使FPGA的逻辑时序收敛；最后，将RAM资源内缓存波形数据经高速数据传输接口输出，并通过数模转换器和射频前端单元生成射频脉冲信号；因此，本发明能够解决FPGA在多路大容量RAM并发输出波形数据时，出现逻辑时序不收敛的问题。
一种基于 fpga 射频脉冲生成方法装置

[发明专利]应用于便携设备的FPGA关键路径延时在线补偿方法及系统-CN202211236615.5在审
发明人：龚瑞;苗壮;关智聪;吴骁斌;张丰收;龚文 -专利权人：上海航天控制技术研究所
申请日： 2022-10-10 - 公布日： 2023-03-14 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种应用于便携设备的FPGA关键路径延时在线补偿方法及系统，包括如下步骤：1)确定FPGA芯片内部关键路径；2)时域上多点采样FPGA芯片核心电压并进行数字低通滤波处理，剔除噪声影响；3)确定电压和关键路径延时的关系；4)锁定FPGA关键路径源端和终端布局；5)参照核心电压滤波结果选择添加适当数目的时钟延时单元。本发明的基于核心电压监控的FPGA关键路径延时在线补偿方法，充分利用FPGA内部组合逻辑资源，能增强电池欠压、电源芯片输出异常情况下便携设备的可靠性。
应用于便携设备 fpga 关键路径延时在线补偿方法系统

[发明专利]一种利用内置长线模块实现长距离布线的FPGA-CN202211530600.X在审
发明人：单悦尔;徐彦峰;范继聪;张智 -专利权人：无锡中微亿芯有限公司
申请日： 2022-12-01 - 公布日： 2023-03-07 - 主分类号： G06F30/347 文献下载
摘要：本申请公开了一种利用内置长线模块实现长距离布线的FPGA，涉及FPGA领域，该FPGA在阵列中内置长线模块，并利用高层金属走线的连续长线实现长线模块之间的信号互连从而形成长线模块组，不会过多的额外面积增加，长线模块之间的连续长线的跨越距离可以较大，且由于采用高层金属走线具有较宽较厚、间距较大、阻抗小、时延小，可以更好地达成布线需求，尤其适用于FPGA特别是大规模FPGA内部距离较远的资源模块之间的布线需求，从而加快FPGA的设计。
一种利用内置长线模块实现长距离布线 fpga

[发明专利]一种可编程逻辑器件的自动优化布局方法及设备-CN202211386718.X有效
发明人：杨沛宇;曲志明;吴明杰;李玉洁;刘洋 -专利权人：中科亿海微电子科技（苏州）有限公司
申请日： 2022-11-07 - 公布日： 2023-03-03 - 主分类号： G06F30/347 文献下载
摘要：本发明提供了一种可编程逻辑器件的自动优化布局方法及设备，该方法主要包括：首先在布局算法完成后，检查布局结果之前进行本发明方法；从时序模块获取延迟较大的路径节点；寻找可以移动的节点；评估移动的结果。本方案能够实现逻辑器件布局的自动判断和优化，方法便捷，适应性广。
一种可编程逻辑器件自动优化布局方法设备

[发明专利]一种基于实例逻辑关联性实现的FPGA装箱方法-CN202211524243.6在审
发明人：董志丹;李卿;惠锋;虞健 -专利权人：无锡中微亿芯有限公司
申请日： 2022-12-01 - 公布日： 2023-02-28 - 主分类号： G06F30/347 文献下载
摘要：本申请公开了一种基于实例逻辑关联性实现的FPGA装箱方法，涉及FPGA领域，该方法按照逻辑关联性对待装箱实例进行分组，对位于同一数据路径中而具有逻辑关联性的待装箱实例进行统一装箱，从而尽可能集中分在相同的箱内，可使各个逻辑关联的待装箱实例形成的箱与数据路径的数据流向相合，达到最有效，最优化的安排，从而优化了装箱结果，继而提升后续设计流程的效率，缩短整个设计流程。
一种基于实例逻辑关联性实现 fpga 装箱方法

[发明专利]一种FPGA资源布局方法及装置-CN201811074625.7有效
发明人：刘焦 -专利权人：深圳市紫光同创电子有限公司
申请日： 2018-09-14 - 公布日： 2023-02-28 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种FPGA资源布局方法及装置，该方法通过当前的资源使用情况确定当前空闲的资源数，其中当前的资源使用情况由N列M行的二维坐标组成，每一个坐标作为一个网格资源，N、M为整数且大于1，进而获取待布局组单元的待布局信息，待布局信息包括待布局组单元占用的网格资源个数，当判断出当前空闲的资源数大于等于待布局组单元占用的网格资源个数时，根据空闲的资源数对待布局组单元进行布局。解决了现有技术中可布局资源不能充分被利用，布局资源占有率高时布局失败的问题。本发明还公开了一种FPGA资源布局装置，通过实施上述方案，避免了由于布局资源占用率高时导致布局失败情况的发生，大大提高了FPGA资源布局的成功率。
一种 fpga 资源布局方法装置

[发明专利]一种FPGA预布线方法、系统、介质、设备及终端-CN202211410494.1在审
发明人：王德奎;冯筠;周伟;郝星星;张晓丹 -专利权人：西北大学
申请日： 2022-11-11 - 公布日： 2023-02-03 - 主分类号： G06F30/347 文献下载
摘要：本发明属于计算机自动化设计技术领域，公开了一种FPGA预布线方法、系统、介质、设备及终端，FPGA预布线方法包括虚拟线网构建以及虚拟线网预布线，在FPGA上构建虚拟连接并计算最优布线路径；在FPGA上对不同类型的连线分别构建一组虚拟线网，虚拟线网的抽象程度高于实际电路中的线网，每个虚拟线网映射到FPGA上不同区域；为虚拟线网寻找最优布线方案，在对虚拟线网布线时不考虑布线资源节点的拥挤成本。本发明的FPGA预布线方法首先在FPGA上构建虚拟连接并计算最优布线路径，接下来在实际布线过程中可以直接利用预布线结果。与当前主流的FPGA布局布线工具VPR 8.0相比，本发明的布线所需时间减少48％。
一种 fpga 布线方法系统介质设备终端

[发明专利]一种根据区域布线拥挤度判定布线方向的方法-CN201811291030.7有效
发明人：刘桂林;王海力;连荣椿;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2018-10-31 - 公布日： 2023-01-31 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种根据区域布线拥挤度判定布线方向的方法，包括步骤：分别计算FPGA电路中的多个基本逻辑单元PLB的可输入信号数量与输入信号可用端口数量的比值I和PLB下一级单元的接收信号可用端口数量与输出信号可用端口数量的比值O；选取每一个PLB的I和O中较大的一方，作为对应PLB的拥挤度DC的值；将多个PLB的多个DC按照从大到小的顺序排列，依序进行布线。根据拥挤度DC的取值以及输入/输出的判断自由选择反向布线或正向布线，能够有效的减少布线时间，以及单一布线方式引起的高拥挤度线网无法完成布线地结果。
一种根据区域布线拥挤判定方向方法

[发明专利]一种带BIT检测的VPX架构综显装置-CN202210818310.9在审
发明人：魏凯;钱亮;柴营;胡亮 -专利权人：天津津航计算技术研究所
申请日： 2022-07-12 - 公布日： 2023-01-06 - 主分类号： G06F30/347 文献下载
摘要：本发明涉及一种带BIT检测的全国产化的VPX架构综显装置，属于VPX架构综显装置及BIT检测技术领域。本发明的装置选用BMC+CPLD的架构进行BIT设计，BMC负责通讯和信息采集，CPLD负责复位管理、电源控制和状态指示灯控制，BMC每隔2S重复采集板卡的BIT信息。所有器件均为国产自主可控器件，不受禁运的影响；可以提供强大的计算和图形显示处理能力；可以进行快速地BIT检测，提高系统的可靠性和可维修性。
一种 bit 检测 vpx 架构装置

[发明专利]现场可编程逻辑门阵列-CN202110678093.3在审
发明人：林家俊 -专利权人：易灵思(中国)有限公司
申请日： 2021-06-18 - 公布日： 2022-12-20 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种现场可编程逻辑门阵列，其包括多个可编程单元块排成行和列以形成阵列、以及布线线网包括分段路由和直接路由。连接块被配置为从四个基本方向扇入分段路由和直接路由，接收扇入信号，并耦合到可编程区块；交换块被配置为驱动并发送扇出信号到分段路由上；每个基本方向中的分段路由中的一个分段路由通过专用电路直接连接到交换块，以驱动四个基本方向的长距离输出，从而允许发送扇出信号到每个基本方向，包括接收扇入信号的扇入方向。本发明提供的现场可编程逻辑门阵列可以最小化管芯尺寸并更有效地利用布线线网资源的现场可编程逻辑门阵列布线架构，该布线架构能够改善布线线网结构的电源效率，而不影响可布线性。
现场可编程逻辑门阵列

[实用新型]显示屏接收设备及系统-CN202221994118.7有效
发明人：赵伟刚;周飞;张虎威;韦桂锋 -专利权人：西安诺瓦星云科技股份有限公司
申请日： 2022-07-29 - 公布日： 2022-12-13 - 主分类号： G06F30/347 文献下载
摘要：本申请提供的一种显示屏接收设备及系统，包括：视频信号接口；以及可编程逻辑电路板，本申请通过将微处理器和存储芯片封装固定在可编程逻辑电路板上，从而大大减少微处理器与存储芯片之间需要的通信走线，之后再将每个引脚按照功能分为引脚组，每个引脚组之间形成预设留空空间，相较于目前密集的引脚布局，可以方便进行引脚调节，让两层板走线设计更为容易，有助于帮助两层板设计，另一方面通过可编程逻辑电路板内部总线控制MCU、FPGA以及存储芯片之间的信号传输，使得三者信号传输不会受到干扰。
显示屏接收设备系统

[发明专利]一种基于FPGA单热点分布的信息表示方法及其电路结构-CN202210887363.6在审
发明人：黄乐天;许怡楠;姜书艳;廖永波 -专利权人：电子科技大学
申请日： 2022-07-26 - 公布日： 2022-12-02 - 主分类号： G06F30/347 文献下载
摘要：本发明公开了一种基于FPGA单热点分布的信息表示方法，包括如下步骤：S1、为了实现热点分布信息表示，首先将FPGA器件按物理位置进行区域分块，S2、根据分块区域的编码，在目标信息匹配的物理区域内布置合适的电路结构使其工作时与其他区域产生温度差，本发明能够搭载更多的信息，在同样的信息表示周期内能够表示更多的信息，且编码信息相对自由，更具安全性。此外，相比通过执行算法提高整体温度的方式，基于LUT的发热电路结构和基于DSP的发热电路结构能够在占用较小的资源开销的情况下实现信息的有效表示，在同样的面积开销下，环形振荡器电路通过反相器信号不断翻转产生更高的功耗使得区域温度能够显著提升，从而能够增加信息表达的范围与有效性。
一种基于 fpga 热点分布信息表示方法及其电路结构