[发明专利]集成电路芯片封装件及其制造方法在审
申请号: | 202211073271.0 | 申请日: | 2022-09-02 |
公开(公告)号: | CN115810616A | 公开(公告)日: | 2023-03-17 |
发明(设计)人: | 汪孟涵;林裕庭;林家弘;刘高志;刘威政 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
主分类号: | H01L23/544 | 分类号: | H01L23/544;H01L21/66;H01L23/48;H01L23/522;H01L23/528;H01L21/768 |
代理公司: | 北京德恒律治知识产权代理有限公司 11409 | 代理人: | 章社杲;李伟 |
地址: | 中国台*** | 国省代码: | 台湾;71 |
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摘要: | |||
搜索关键词: | 集成电路 芯片 封装 及其 制造 方法 | ||
公开了一种集成电路(IC)芯片封装件及其制造方法。IC芯片封装件包括在衬底的第一表面上的器件层、在器件层上的第一互连结构以及在衬底的第二表面上的第二互连结构。第一互连结构包括在第一金属线层中并且被配置为发射指示器件层中存在或不存在缺陷的电信号或光信号的故障检测线、在故障检测线上的无金属区域、以及在第一金属线层中与故障检测线相邻设置的金属线。
技术领域
本申请的实施例涉及集成电路芯片封装件及其制造方法。
背景技术
随着半导体技术的进步,对更高储存容量、更快处理系统、更高性能和更低成本的需求不断增加。为了满足这些需求,半导体行业不断缩小集成电路(IC)芯片中的半导体器件的尺寸,诸如金属氧化物半导体场效应晶体管(MOSFET),包括平面MOSFET、鳍式场效应晶体管(finFET)和全环栅(GAA)FET。这种按比例缩小增加了制造IC芯片的复杂性和制造的IC芯片中故障检测的复杂性。
发明内容
根据本申请的实施例的一个方面,提供了一种集成电路芯片封装件,包括:衬底,具有第一和第二表面;器件层,设置在衬底的第一表面上;第一互连结构,设置在器件层上,包括:故障检测线,设置在第一金属线层中并且被配置为发射指示器件层中存在或不存在缺陷的电信号或光信号,其中,故障检测线电连接到器件层;无金属区域,设置在故障检测线上;和金属线,在第一金属线层中与故障检测线相邻设置;以及第二互连结构,设置在衬底的第二表面上。
根据本申请的实施例的另一个方面,提供了一种集成电路芯片封装件,包括:第一衬底,具有第一表面和第二表面;器件层,设置在第一衬底的第一表面上;第一互连结构,设置在器件层上,包括:第一故障检测线,设置在第一金属线层中并且被配置为发射指示器件层的第一区域中存在或不存在缺陷的电信号或光信号;第二故障检测线,设置在第二金属线层中,并且被配置为发射指示器件层的第二区域中存在或不存在缺陷的电信号或光信号,其中,第一故障检测线和第二故障检测线彼此不重叠;和第一无金属区域和第二无金属区域,分别设置在第一故障检测线和第二故障检测线上;第二衬底,设置在第一互连结构上;以及第二互连结构,设置在第一衬底的第二表面上。
根据本申请的实施例的又一个方面,提供了一种制造集成电路芯片封装件的方法,包括:在第一衬底上形成器件层;在器件层上形成第一互连结构,其中,形成第一互连结构包括:在器件层上形成包括金属线的金属线层堆叠件;在金属线层堆叠件上形成故障检测线以发射指示器件层中存在或不存在缺陷的电信号或光信号,其中,故障检测线与第一互连结构的顶面之间的第一距离小于故障检测线与第一互连结构的底面之间的第二距离;和在故障检测线上形成无金属区域;在第一互连结构的顶面上接合第二衬底;在第一衬底中形成导电贯通孔;以及在第一衬底的第二表面上形成第二互连结构。
附图说明
当与附图一起阅读时,从以下详细描述中可以最好地理解本公开的各个方面。
图1A-图1G示出了根据一些实施例的具有故障检测线的IC芯片封装件的截面图和俯视图。
图1H示出了根据一些实施例的IC芯片封装件中的标准单元电路。
图2A-图2C示出了根据一些实施例的IC芯片封装件中的器件层的透视图和截面图。
图3是根据一些实施例的用于制造具有故障检测线的IC芯片封装件的方法的流程图。
图4-图9示出了根据一些实施例的IC芯片封装件在其制造过程的各个阶段的截面图。
现在将参照附图描述说明性实施例。在附图中,类似的附图标记通常表示相同的、功能类似的和/或结构类似的元件。
具体实施方式
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