[发明专利]半导体元件及其制备方法

说明书

本公开提供一种半导体元件及其制备方法。半导体元件包括一第一晶片以及位于该第一晶片上的一第二晶片。该第一晶片包括：一第一基板，包括一中心区域和围绕该中心区域的一周围区域；一第一中心接合垫，位于该第一基板的该中心区域上方；以及一第一周围接合垫，位于该第一基板的该周围区域上方。该第二晶片包括：多个周围较高接合垫，位于该第二晶片的一周围区域，且分别位于该第一中心接合垫和该第一周围接合垫上；多个重分布结构，分别位于多个周围较高接合垫上并朝向该第二晶片的一中心区域延伸；多个中心较低接合垫，位于该第二晶片的该中心区域，且分别位于多个重分布结构上；以及多个储存单元，电性耦合至多个中心较低接合垫。

本发明主张美国第17/544,002号专利申请案的优先权(即优先权日为“2021年12月7日”)，其内容以全文引用的方式并入本发明中。

技术领域

本公开涉及一种半导体元件及其制备方法。尤其涉及一种具有重分布结构的半导体元件及其制备方法。

背景技术

半导体元件已运用在各种电子应用上，像是个人电脑、手机、数字相机以及其他的电子设备。半导体元件的尺寸不断微缩化，以满足对不断增长的计算能力的需求。但是，在微缩化的工艺期间会出现各种问题，而且这些问题还在不断增加。因此，在达到提高品质、产率、性能和可靠性以及降低复杂度方面仍然存在挑战。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不形成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本发明的任一部分。

发明内容

本公开的一方面提供一种半导体元件，包括：一第一晶片，其包括：一第一中间介电层，位于一第一基板上；一插塞结构，位于该第一中间介电层中且电性耦合至该第一晶片的一功能单元；一第一重分布层，位于该第一中间介电层上且远离该插塞结构；一第一较低接合垫，位于该第一重分布层上；以及一第二较低接合垫，位于该插塞结构上。该半导体元件还包括位于该第一晶片上的一第二晶片，其包括：一第一较高接合垫，位于该第一较低接合垫上；一第二较高接合垫，位于该第二较低接合垫上；以及多个储存单元，电性耦合至该第一较高接合垫和该第二较高接合垫。

在一些实施例中，该第一晶片被配置为一逻辑晶片且该第二晶片被配置为一存储器晶片。

在一些实施例中，该插塞结构包括位于该第一基板上的一底部插塞、位于该底部插塞上的一着陆垫以及位于该着陆垫和该第二较低接合垫之间的一顶部插塞。

在一些实施例中，该半导体元件包括一第一障壁层，位于该顶部插塞和该第二较低接合垫之间。

在一些实施例中，该半导体元件包括一第二障壁层，位于该着陆垫和该顶部插塞之间。

在一些实施例中，该半导体元件包括位于该顶部插塞和该第二较低接合垫之间的一第三障壁层，以及位于该第一较低接合垫和该第一重分布层之间的一第四障壁层。

在一些实施例中，该第三障壁层的一底表面位于低于该第一重分布层的一顶表面的一垂直水平(vertical level)。

在一些实施例中，该第一晶片的一宽度和该第二晶片的一宽度实质上(substantially)相同。

在一些实施例中，该底部插塞包括铝、铜、或前述的组合，且该顶部插塞包括钨。

在一些实施例中，该第三障壁层包括钛和氮化钛。

在一些实施例中，多个储存单元被配置为一电容阵列或一浮动阵列(floatingarray)。