[发明专利]一种半导体结构

说明书

本公开实施例公开了一种半导体结构，用于形成焊盘，包括：衬底、顶层导电线、N层次顶层导电线和若干介质层，N大于等于2。顶层导电线和N层次顶层导电线均设置于衬底的上方，其中，N层次顶层导电线均设置于顶层导电线靠近衬底的一侧；介质层位于沿竖直方向相邻的次顶层导电线之间。N层次顶层导电线中，任意两层次顶层导电线在衬底顶面的投影的重合面积小于第一限定值。本公开能够减小焊盘中的寄生电容，同时满足后续工艺中的平坦化要求，提高芯片的性能。

技术领域

本公开涉及集成电路领域，尤其涉及一种半导体结构。

背景技术

在半导体封装技术中，焊盘(PAD)作为芯片的引脚，即可以将芯片引脚外部的输入信号经过处理送给芯片内部，又可以将芯片内部输出信号经过处理运算送到芯片外部，PAD处结构设计的好坏直接影响芯片的性能。

相关技术中，PAD处结构底部密度不均匀，缺少有效支撑，会在后续工艺中产生磨损，严重时导致短路，同时，PAD处结构中的寄生电容较大，导致信号的延迟和功耗增加，影响芯片的性能。

发明内容

有鉴于此，本公开实施例提供了一种半导体结构，能够减小焊盘中的寄生电容，同时满足后续工艺中的平坦化要求，提高芯片的性能。

本公开实施例的技术方案是这样实现的：

本公开实施例提供一种半导体结构，所述半导体结构用于形成焊盘，包括：衬底、顶层导电线、N层次顶层导电线和若干介质层；N大于等于2；

所述顶层导电线和所述N层次顶层导电线均设置于所述衬底的上方；其中，所述N层次顶层导电线均设置于所述顶层导电线靠近所述衬底的一侧；所述介质层位于沿竖直方向相邻的所述次顶层导电线之间；

所述N层次顶层导电线中，任意两层所述次顶层导电线在所述衬底顶面的投影的重合面积小于第一限定值。

上述方案中，所述半导体结构还包括第一区域，所述第一区域用于形成重布线层；所述第一区域设置于所述顶层导电线远离所述衬底的一侧；所述N层次顶层导电线在所述衬底顶面的投影，与所述第一区域在所述衬底顶面的投影至少部分重合。

上述方案中，所述N层次顶层导电线包括第一次顶层导电线；所述N层次顶层导电线中，所述第一次顶层导电线最为临近所述顶层导电线；所述第一次顶层导电线在所述衬底顶面的投影，覆盖所述第一区域在所述衬底顶面的投影。

上述方案中，所述N层次顶层导电线包括：中心区布线；所述中心区布线在所述衬底顶面的投影包括沿第一方向延伸的多个图案；所述多个图案沿第二方向间隔排布；所述第二方向垂直于所述第一方向。

上述方案中，每层次顶层导电线对应的相邻两个所述图案在所述第二方向的间距大于等于第二限定值；每个所述图案沿所述第二方向的最大宽度均小于等于第三限定值。

上述方案中，所述N层次顶层导电线还包括：外围区布线，所述外围区布线在所述衬底顶面的投影包括第一环形图案；所述第一环形图案包围所述中心区布线在所述衬底顶面的投影。

上述方案中，N＝2，所述外围区布线包括：第一外围区布线和第二外围区布线；所述第一外围区布线和所述第二外围区布线在所述竖直方向上连续设置；其中，所述第一外围区布线的第一端连接所述顶层导电线，所述第一外围区布线的第二端连接所述第二外围区布线的第一端，所述第二外围区布线的第二端连接半导体测试器件；所述半导体测试器件形成于所述衬底中。