[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，所述半导体结构包括：基底；第一介质层，位于所述基底上，所述第一介质层包括第一互连孔；第一阻挡层，覆盖所述第一互连孔的内壁和底部；第一金属层，位于所述第一互连孔内；第二阻挡层，覆盖第一金属层的顶部表面的边缘区域；第二介质层，位于所述第一介质层上，所述第二介质层包括第二互连孔，第二互连孔暴露出所述第一金属层部分顶部表面，且所述第二互连孔底部的尺寸小于所述第一互连孔顶部的尺寸；第三阻挡层，覆盖所述第二互连孔的侧壁，且所述第三阻挡层与所述第二阻挡层接触；第二金属层，位于所述第二互连孔内，且所述第二金属层与所述第一金属层直接接触。所述半导体结构的金属层之间的接触电阻减小。

技术领域

本申请涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

背景技术

半导体集成电路的制作是一个极其复杂的过程，目的在于将特定电路的各种电子元件和线路，缩小制作在一半导体基底上。在半导体器件的特征尺寸(CD)进入深亚微米阶段后，为了得到更快的运算速度、更大的数据存储量以及更多的功能，这就要求半导体器件的集成度需要不断提高，同时金属层的层数和密度随之不断增加。

随着制程线宽尺寸的不断缩小，金属层之间电阻的增大会越见显著，带来金属互连的RC延迟(delay)问题，影响器件电学性能。

发明内容

鉴于此，本申请一些实施例提供了一种半导体结构，包括：

基底；

第一介质层，位于所述基底上，所述第一介质层包括第一互连孔；

第一阻挡层，覆盖所述第一互连孔的内壁和底部；

第一金属层，位于所述第一互连孔内；

第二阻挡层，覆盖所述第一金属层的顶部表面的边缘区域，且所述第二阻挡层边缘与所述第一阻挡层接触；

第二介质层，位于所述第一介质层上，所述第二介质层包括第二互连孔，所述第二互连孔暴露出所述第一金属层部分顶部表面，且所述第二互连孔底部的尺寸小于所述第一互连孔顶部的尺寸；

第三阻挡层，覆盖所述第二互连孔的侧壁，且所述第三阻挡层与所述第二阻挡层接触；

第二金属层，位于所述第二互连孔内，且所述第二金属层与所述第一金属层直接接触。

在一些实施例中，所述第一金属层的顶部表面低于所述第一介质层的顶部表面，所述第二阻挡层的顶部表面与所述第一介质层的顶部表面平齐。

在一些实施例中，还包括，位于第二金属层顶部表面的第四阻挡层。

在一些实施例中，所述第二金属层的顶部表面低于所述第二介质层的顶部表面，所述第四阻挡层的顶部表面与所述第二介质层的顶部表面齐平。

在一些实施例中，所述第四阻挡层的边缘与所述第三阻挡层接触。

在一些实施例中，所述第一阻挡层、第二阻挡层、第三阻挡层和第四阻挡层为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中一种材料所形成的单层结构或者为上述材料所组成群组中的两种以上材料所形成的叠层结构。

在一些实施例中，所述第一金属层和第二金属层的材料相同，所述第一金属层和第二金属层材料为W、Al、Cu、Ag、Au或Pt中的一种。

本申请一些实施例还提供了一种半导体结构的形成方法，包括：

提供基底；

在所述基底上形成第一介质层，所述第一介质层包括第一互连孔；

在所述第一互连孔的侧壁和底部表面上形成第一阻挡层；

在所述第一互连孔内形成所述第一金属层；