[发明专利]半导体封装结构

说明书

本发明涉及一种半导体封装结构。该半导体封装结构包括：线路层；第一芯片和第二芯片，位于线路层上方；强化结构，位于第一芯片和第二芯片下方，并且强化结构抵住第一芯片的下表面、第二芯片的下表面和线路层的上表面。

技术领域

本发明涉及半导体技术领域，更具体地，涉及一种半导体封装结构。

背景技术

在现有半导体封装结构中，例如如图1所示的FoCoS(Fan-Out Chip-on-Substrate，扇出基板上芯片)封装结构，诸如ASIC(Application Specific IntegratedCircuit专用集成芯片)的第一芯片12和诸如HBM(High Bandwidth Memory，高带宽存储器)的第二芯片14位于基板22上的重分布线(RDL)层24。第一芯片12和第二芯片14的下部由底部填充物30包围。因为各材料间的CTE(coefficient of thermal expansion，热膨胀系数)不匹配，会在热循环过程中会产生翘曲(Warpage)。由于整体封装结构无法直接释放翘曲所产生的应力，因此在第一芯片12与第二芯片14之间的应力集中点处底部填充物(Under-Fill)容易产生裂纹(Crack)29，而且裂纹29可能往下延展而破坏重分布线层24中的介电层及RDL。

解决上述裂纹问题的一种方法是，在第一芯片12与第二芯片14之间的间隔下方的RDL层上设置强化(Reinforcement)结构35，强化结构35可以挡住底部填充物30的裂纹29的路径以防止往下破坏重分布线层24。但是，这种方法并不能阻止底部填充物的分层(delam)和裂纹问题。

发明内容

针对相关技术中的上述问题，本发明提出一种半导体封装结构及其形成方法。

根据本发明实施例的一个方面，提供了一种半导体封装结构，包括：线路层；第一芯片和第二芯片，位于线路层上方；强化结构，位于第一芯片和第二芯片下方。强化结构抵住第一芯片的下表面、第二芯片的下表面和线路层的上表面。

在一些实施例中，线路层的上表面包括凹部，强化结构设置在凹部内。

在一些实施例中，半导体封装结构还包括底部填充物，底部填充物至少包覆强化结构。

在一些实施例中，底部填充物延伸至凹部内。

在一些实施例中，线路层包括从第一芯片的下方延伸到第二芯片的下方的桥接线路，其中，强化结构位于桥接线路上方。

在一些实施例中，强化结构的上表面处具有与第一芯片的下表面和第二芯片的下表面接触的第一黏着层。

在一些实施例中，强化结构的下表面处具有与线路的层的上表面接触的第二黏着层。

在一些实施例中，强化结构通过电连接件附接至线路层的上表面。

在一些实施例中，强化结构包括被动元件。

在一些实施例中，强化结构包括第三芯片。

在一些实施例中，强化结构包括间隔设置的第一强化结构和第二强化结构。第一强化结构抵住第一芯片的下表面和线路层的上表面，第二强化结构抵住第二芯片的下表面和线路层的上表面。

在一些实施例中，半导体封装结构还包括保护层，保护层围绕第一芯片和第二芯片。

根据本发明实施例的另一个方面，还提供了一种形成半导体封装结构的方法，包括：在载体上形成限定凹部的介电层和位于介电层中的金属线路，以形成包括凹部的线路层；将强化结构放置在凹部内；将第一芯片和第二芯片接合在线路层上方，并且第一芯片的下表面和第二芯片的下表面抵住强化结构。