[发明专利]半导体存储装置

说明书

本发明的一个实施方式提供能够将半导体芯片进一步高集成化的半导体存储装置。一个实施方式的半导体存储装置具备基板、第1半导体芯片及第2半导体芯片。第1半导体芯片具有与基板相接的第1面、第1面的相反侧的第2面及设置于第2面的第1焊盘。第2半导体芯片具有与第2面相接的第3面、第3面的相反侧的第4面及缺口部。缺口部设置于处于第3面与第4面之间的侧面和第3面交叉的角部。缺口部在从第4面的上方观察时与第1焊盘的至少一部分重叠。

本申请享受以日本专利申请2020-155713号(申请日：2020年9月16日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

本实施方式涉及半导体存储装置。

背景技术

在NAND型EEPROM(Electrically Erasable Programmable Read-Only Memory：电可擦可编程只读存储器)等这样的半导体存储装置中，多个存储器芯片层叠在基板上。层叠的存储器芯片与基板之间由金属引线键合。另外，在半导体存储装置中，期望存储器芯片的高集成化。

发明内容

本发明的一个实施方式提供一种能够将半导体芯片进一步高集成化的半导体存储装置。

一个实施方式的半导体存储装置具备基板、第1半导体芯片及第2半导体芯片。第1半导体芯片具有与基板相接的第1面、第1面的相反侧的第2面及设置于第2面的第1焊盘。第2半导体芯片具有与第2面相接的第3面、第3面的相反侧的第4面及缺口部。缺口部设置于处于第3面与第4面之间的侧面与第3面交叉的角部。缺口部在从第4面的上方观察时与第1焊盘的至少一部分重叠。

附图说明

图1是示出第1实施方式的半导体存储装置的结构的一例的半导体存储装置的剖视图。

图2是示出第1实施方式的半导体存储装置的结构的一例的半导体存储装置的放大剖视图。

图3是示出第1实施方式的半导体存储装置的结构的配置的一例的半导体存储装置的俯视图。

图4是示出第1实施方式的半导体晶片的单片化方法的一例的剖视图。

图5是示出第1实施方式的半导体芯片的加工方法的一例的剖视图。

图6是示出第1比较例的半导体存储装置的结构的一例的半导体存储装置的剖视图。

图7是示出第2比较例的半导体存储装置的结构的一例的半导体存储装置的剖视图。

标号说明

1 半导体存储装置

1a 半导体存储装置

1b 半导体存储装置

11 布线基板

111 布线

112 树脂层

113 树脂层

114 焊盘

115 焊盘

23 树脂

30 粘接层群

31 粘接层

32 粘接层

33 粘接层

40 粘接层

B 金属凸块

C 缺口部

CD 缺口深度

CF 缺口面