[发明专利]半导体封装结构及其制造方法

说明书

本发明提供一种半导体封装结构，其包括一第一介电层、一整合芯片、一第二功率芯片、一第一图案化导电层、一第二图案化导电层、一第一导电黏着部、一第二导电黏着部、多个第一导电连接组件、多个第二导电连接组件，并于下方包括一增层线路结构，其中整合芯片包括一控制芯片及一第一功率芯片。本发明采用将控制芯片及第一功率芯片整合为单一芯片的设置方式，以进一步缩小半导体封装结构的体积。此外，本发明还提供一种半导体封装结构的制造方法。

技术领域

本发明关于一种半导体封装结构及其制造方法，特别关于一种功率组件及驱动组件的封装结构及其制造方法。

背景技术

随着信息与车用电子的需求大幅增长，四方平面无引脚封装（Quad Flat No-Lead；QFN）封装结构因为具备较佳的散热效果以及较低的阻抗值及电磁干扰，目前已成为重要的半导体封装技术。

而在QFN封装结构中，铜片桥接（cooper clip）技术是适应大功率需求而产生的技术。铜片设计成具有高低落差的拱桥形状，利用点锡膏工艺（solder dispenser）将铜片与芯片接合，其具有较小的阻抗以承载大电流，并且可承受热应力产生的变形，因而适用于例如晶体管等高功率组件。

以下请参照图1A至图1D，以简单说明现有的封装结构中利用铜片桥接技术接合晶体管的部分。

如图1A所示，于一导线架（lead frame）101上配合网版印刷形成一锡膏层102。接着，如图1B，将一晶体管芯片103置放于锡膏层102上。而后，如图1C，于晶体管芯片103上形成焊锡104。最后，如图1D，将一桥接铜片105置放于对应的锡膏层102以及焊锡104上，并经过380摄氏度的高温回焊工艺后而使导线架101、晶体管芯片103及桥接铜片105相互接合。

上述的工艺及成品至少具有下列技术问题：

（1）封装结构使用了导线架以及桥接铜片，因此封装的高度（厚度）无法降低，而限制了其应用领域。

（2）焊锡或锡膏中皆含有相当高比例的铅，而铅金属会造成环境污染且对人体健康有着相当程度的影响。

（3）在380摄氏度的高温回焊工艺固定所有组件之前可能发生各个组件位移，导致精度下降。

承上，解决现有技术存在的上述技术问题，提供一种能够整合高功率组件及驱动组件的半导体封装结构及其制造方法，实属当前重要课题之一。

发明内容

有鉴于上述，本发明的一目的是提供一种半导体封装结构及其制造方法，其能够进一步缩小包括高功率组件及驱动组件的半导体封装结构的体积，同时可以增加电性效能。本发明的另一目的是提供一种半导体封装结构及其制造方法，其能够不使用含铅的工艺而可符合环保法令的需求。

为达上述目的，本发明提供一种半导体封装结构，其包括一第一介电层、一第一图案化导电层、一整合芯片、一第二功率芯片、一第二图案化导电层、一第一导电黏着部、一第二导电黏着部、多个第一导电连接组件、多个第二导电连接组件以及一增层线路结构，其中整合芯片包括一控制芯片及一第一功率芯片。

第一介电层具有相对设置的一第一表面及一第二表面。第一图案化导电层设置于第一介电层的该第二表面。整合芯片嵌设于第一介电层中，其包括控制芯片及第一功率芯片。其中，控制芯片具有一主动面及一背面，背面朝向第一介电层的第二表面。另一方面，第一功率芯片具有设置有一第一电极布局的一第一正面，并且具有设置有一第二电极布局的一第一背面，且第一功率芯片以第二电极布局通过第一导电黏着部而电性连接及黏着于第一图案化导电层。

第二功率芯片嵌设于该第一介电层中，具有设置有一第三电极布局的一第二正面，并且具有设置有一第四电极布局的一第二背面，且第二功率芯片以第四电极布局通过第二导电黏着部而电性连接及黏着于第一图案化导电层。