[发明专利]半导体装置

说明书

一种半导体装置及其制造方法。本发明的实施方式提供能够缩短从半导体主体中的与源层相接触的侧壁部到源层之上的栅层的距离的半导体装置及其制造方法。实施方式的半导体装置的栅层(80)被设置在源层(SL)与层叠体(100)之间，比电极层(70)1层的厚度厚。半导体主体(20)具有在层叠体(100)内、栅层(80)内以及半导体层(13)内在层叠体(100)的层叠方向上延伸且与半导体层(13)相接触的侧壁部(20a)。半导体主体(20)不与电极层(70)以及栅层(80)相接触。

本申请是于2017年8月11日提交的申请号为201710684537.8、名称为“半导体装置及其制造方法”的专利申请的分案申请。

本申请享有以日本专利申请2017－36973号(申请日：2017年2月28日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及半导体装置及其制造方法。

背景技术

提出了使贯通包含多个电极层的层叠体的沟道体(channel body)的侧壁与被设置于层叠体之下的源层接触而成的构造的三维存储器。

发明内容

实施方式提供一种能够缩短半导体主体中的从与源层接触的侧壁部到源层之上的栅层的距离的半导体装置及其制造方法。

实施方式的半导体装置，具备源层、层叠体、栅层、半导体主体和电荷积蓄部。所述源层具有包含杂质的半导体层。所述层叠体设置在所述源层上，具有隔着绝缘体而层叠的多个电极层。所述栅层被设置在所述源层与所述层叠体之间，比所述电极层1层的厚度厚。所述半导体主体，在所述层叠体内、所述栅层内以及所述半导体层内在所述层叠体的层叠方向上延伸，具有与所述半导体层相接触的侧壁部。所述半导体主体不与所述电极层以及所述栅层相接触。所述电荷积蓄部被设置在所述半导体主体与所述电极层之间。

附图说明

图1是实施方式的半导体装置的示意立体图。

图2是实施方式的半导体装置的示意截面图。

图3是图2中的A部的放大截面图。

图4～图17是表示实施方式的半导体装置的制造方法的示意截面图。

图18是实施方式的半导体装置的示意截面图。

附图标记的说明

1…存储器单元阵列；10…基板；11…包含金属的层；12～14…硅层；20…半导体主体；20a…侧壁部；30…存储器膜；70…电极层；72…绝缘层；80…栅层；100…层叠体；SL…源层

具体实施方式

以下，参照附图，对实施方式进行说明。另外，在各附图中，对相同要素标注相同附图标记。

在实施方式中，作为半导体装置，对例如具有三维构造的存储器单元阵列的半导体存储装置进行说明。

图1是实施方式的存储器单元阵列1的示意立体图。

图2是存储器单元阵列1的示意截面图。

在图1中，将相对于基板10的主面平行的方向且相互正交的两个方向设为X方向以及Y方向，将相对于这些X方向以及Y方向双方正交的方向设为Z方向(层叠方向)。图2的Y方向以及Z方向分别与图1的Y方向以及Z方向相对应。

存储器单元阵列1具有：源层SL、被设置在源层SL上的层叠体100、被设置在源层SL与层叠体100之间的栅层80、多个柱状部CL、多个分离部160和被设置在层叠体100的上方的多个位线BL。源层SL隔着绝缘层41而被设置在基板10上。基板10例如为硅基板。