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[发明专利]半导体结构与其制作工艺-CN201910844566.5有效
发明人：欧阳颖洁;夏志良;苏睿;王启光 -专利权人：长江存储科技有限责任公司
申请日： 2019-09-06 - 公布日： 2023-10-10 - 主分类号： H01L29/792 文献下载
摘要：本申请提供了一种半导体结构与其制作工艺。该半导体结构的制作工艺，包括：形成包括沟道孔的基底结构；在沟道孔中形成预备电荷捕获层；对预备电荷捕获层进行预定处理，使得预备电荷捕获层形成电荷捕获层，电荷捕获层的陷阱密度大于预备电荷捕获层的陷阱密度。上述的制作方法中，首先在沟道中形成预备电荷捕获层，然后对该预备电荷捕获层进行预定处理，预备电荷捕获层中的部分材料形成陷阱，从而使得形成的电荷捕获层中的陷阱数量大于预备电荷捕获层中的陷阱的数量。该制作方法形成电荷捕获层中的陷阱的数量较多，缓解了现有技术中的电荷捕获层中的陷阱的数量较少的问题，保证了器件的内存窗口相对较大，进而保证了器件具有良好的性能。
半导体结构与其制作工艺

[发明专利]半导体存储装置-CN201910085556.8有效
发明人：山下博幸;森伸二;泽敬一;松尾和展;松田和久;斋藤雄太;高桥笃史;田中正幸 -专利权人：铠侠股份有限公司
申请日： 2019-01-29 - 公布日： 2023-09-26 - 主分类号： H01L29/792 文献下载
摘要：实施方式提供一种可靠性提高了的半导体存储装置。实施方式的半导体存储装置具备：半导体层；栅极电极；第1绝缘层，设置于半导体层与栅极电极之间；第2绝缘层，设置于第1绝缘层与栅极电极之间；区域，设置于第1绝缘层与第2绝缘层之间，且包含金属或半导体；以及覆盖层，包围区域，且包含硅以及氮。
半导体存储装置

[发明专利]具有多个氮氧化物层的氧化物氮化物氧化物堆栈-CN202010010002.4有效
发明人：赛格·利维;克里希纳斯瓦米·库马尔;斐德列克·杰能;萨姆·吉哈 -专利权人：经度快闪存储解决方案有限责任公司
申请日： 2013-03-15 - 公布日： 2023-08-08 - 主分类号： H01L29/792 文献下载
摘要：描述了包括多层电荷储存层的半导体存储设备和形成该半导体存储设备的方法的实施例。一般，设备包括：由覆盖在衬底上的表面的半导体材料形成的沟道，该沟道连接存储设备的源极和漏极；覆盖沟道的隧道氧化物层；以及多层电荷储存层，其包括在隧道氧化物层上的富氧、第一氮氧化物层和在第一氮氧化物层上的贫氧、第二氮氧化物层，其中第一氮氧化物层的化学计量组合物导致其实质上没有陷阱，第二氮氧化物层的化学计量组合物导致其陷阱密集。在一个实施例中，设备包括包含具有邻接沟道的多个表面的栅极的非平面晶体管，并且栅极包括隧道氧化物层和多层电荷储存层。
具有多个氮氧化物氮化物堆栈

[发明专利]排列电路-CN201811307944.8有效
发明人：金相植;赵庚娥;姜炫求;赵鎭先;任斗赫;金允中;禹率娥 -专利权人：高丽大学校产学协力团
申请日： 2018-11-05 - 公布日： 2023-08-08 - 主分类号： H01L29/792 文献下载
摘要：本发明公开排列电路。根据本发明的一实施例，排列电路包括反馈场效应电子器件的源极区域和辅助电子器件的漏极区域串联的多个反馈场效应排列器件，反馈场效应电子器件与位线及第一字线相连接，辅助电子器件与源线及第二字线相连接，向第一字线施加在第一栅极电压或第二栅极电压中的一个来存储第一逻辑状态的数据或第二逻辑状态的数据。
排列电路

[发明专利]包括具有可变电阻的沟道层的电子器件及制造其的方法-CN202210844301.7在审
发明人：具元泰;韩在贤 -专利权人：爱思开海力士有限公司
申请日： 2022-07-18 - 公布日： 2023-03-17 - 主分类号： H01L29/792 文献下载
摘要：公开了一种具有可变电阻的沟道层的电子器件及制造其的方法。电子器件包括：基础元件；彼此间隔开布置在基础元件上的源电极层以及漏电极层；沟道层，其在基础元件上布置于源电极层和漏电极层之间，并且容纳金属离子；金属离子导电层，其布置在沟道层上；以及栅电极层，其布置在金属离子导电层上。沟道层包括多个单元膜以及多个单元膜之间的沟道空间。多个单元膜被布置成与基本上垂直于基础元件的表面的方向平行。
包括具有可变电阻沟道电子器件制造方法

[发明专利]一种Ga2-CN202111179484.7有效
发明人：冯倩;王正兴;蔡云匆;田旭升;张春福;周弘;张进成 -专利权人：西安电子科技大学
申请日： 2021-10-09 - 公布日： 2023-03-17 - 主分类号： H01L29/792 文献下载
摘要：本发明公开了一种Ga2O3金属氧化物半导体场效应管及制备方法，主要解决现有MOSFET器件阈值电压低、击穿电压小及工艺复杂、制作难度大的问题。其自下而上包括衬底、缓冲层、外延层以及栅介质层，外延层上方的左右两侧分别为源、漏电极，绝缘栅介质层上方为栅电极。所述栅介质采用高k介质层与电荷存储层交替堆叠的结构，且电荷存储层的长度按照自下而上的顺序从靠近源极一侧到靠近漏极一侧逐渐减小。本发明通过采用上述栅介质层结构，使栅介质层电子在不同程度上耗尽沟道电子，不仅提高了阈值电压，而且能有效平滑沟道电场分布、抑制沟道尖峰电场强度，进一步提高器件击穿电压，且降低制作成本和难度，可用于功率器件和高压开关器件。
一种 ga base sub

[发明专利]半导体装置的制造方法与半导体装置-CN201710768125.2有效
发明人：侯拓宏;潘正圣;刘邦轩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-08-31 - 公布日： 2022-10-18 - 主分类号： H01L29/792 文献下载
摘要：一种半导体装置的制造方法。包含场效晶体管装置的半导体装置包含基板与在基板上的二维材料所制成的通道结构。多个源极与漏极接触部分地形成于二维材料上。第一介电层至少部分地形成在通道结构上且至少部分地形成在源极与漏极接触上。第一介电层用以捕获多个电荷载子。第二介电层形成于第一介电层上，且栅极电极形成于第二介电层上。
半导体装置制造方法

[发明专利]基于锌离子脱嵌调节电阻的三端电化学器件-CN202210555615.5在审
发明人：李少青;周维亚;张月娟;王艳春;解思深 -专利权人：中国科学院物理研究所
申请日： 2022-05-19 - 公布日： 2022-09-13 - 主分类号： H01L29/792 文献下载
摘要：本发明提供了一种基于锌离子脱嵌调节电阻的三端电化学器件，包括：栅电极、源电极、漏电极以及存在于所述源电极与所述漏电极之间的沟道；其中，所述沟道由可嵌入和脱出锌离子从而实现电阻可逆调节的锌离子导体制成。通过在源电极与漏电极之间设置可嵌入和脱出锌离子的锌离子导体，并形成沟道，可基于沟道的锌离子浓度变化实现电阻的可逆调节。由于锌及锌离子导体在空气中较为稳定，且锌离子脱嵌过程所需电压较低、可逆性高，因此，本发明的三端电化学器件具备稳定性高、功耗低且可逆性高的优点。基于本发明的方案，有利于提升非易失性存储器等电化学器件的性能。
基于离子调节电阻电化学器件

[发明专利]半导体器件及其制造方法-CN201710679467.7有效
发明人：川岛祥之;井上真雄;吉富敦司 -专利权人：瑞萨电子株式会社
申请日： 2017-08-10 - 公布日： 2022-08-12 - 主分类号： H01L29/792 文献下载
摘要：本发明涉及半导体器件及其制造方法。一种存储单元，其包括控制栅电极和存储栅电极。控制栅电极被形成在包括半导体衬底一部分的鳍FA的上表面和侧壁上方。存储栅电极在相邻于控制栅电极的一个侧表面的位置中通过ONO膜被形成在控制栅电极的一个侧表面以及鳍的上表面和侧壁上方。而且，控制栅电极和存储栅电极由n型多晶硅形成。第一金属膜被设置在栅电极和控制栅电极之间。第二金属膜被设置在ONO膜和存储栅电极之间。第一金属膜的功函数大于第二金属膜的功函数。
半导体器件及其制造方法

[发明专利]一种沟槽栅半导体器件及其制造方法-CN202010972194.7在审
发明人：卢汉汉;吴海平 -专利权人：比亚迪半导体股份有限公司
申请日： 2020-09-16 - 公布日： 2022-04-01 - 主分类号： H01L29/792 文献下载
摘要：本发明属于电气元件领域，特别是涉及一种沟槽栅半导体器件及其制造方法，沟槽栅半导体器件包括半导体基板、栅电极区和绝缘栅介质层，半导体基板上设置有沟槽，绝缘栅介质层位于栅电极区与半导体基板之间；沿所述半导体基板至栅电极区的方向，绝缘栅介质层依次包括用于在强电场下电荷隧穿的遂穿层、用于捕捉空穴的存储层和用于阻止电荷进一步遂穿到栅电极区的阻挡层。本发明中，由于所述绝缘栅介质层的三层不同作用的结构，能够使得绝缘栅介质层带上额外的正电荷，从而消除因绝缘栅介质层增厚带来的器件阈值电压增大的问题。同时达到了在加厚绝缘栅介质层以降低其电场强度、提高器件长期可靠性的同时，保证器件的阈值电压不会变大的效果。
一种沟槽半导体器件及其制造方法

[发明专利]闪存结构及对应的编程、擦除和读取方法-CN201811132953.8有效
发明人：顾经纶 -专利权人：上海华力微电子有限公司
申请日： 2018-09-27 - 公布日： 2022-03-29 - 主分类号： H01L29/792 文献下载
摘要：本发明涉及一种闪存结构，包括：基底，基底内布置有源极区、漏极区以及位于源极区和漏极区之间的沟道区，基底和沟道采用浓度较低的P型杂质掺杂，源极区和漏极区采用高浓度的N型杂质掺杂；以及在沟道区的基底上依次层叠的隧穿氧化层、电荷存储层、阻挡氧化层及控制栅层。本发明利用背栅偏压协助带带隧穿热空穴注入的方式进行编程，热空穴在低电压差的条件下可进入电荷存储层实现编程，对电容耦合系数的要求较低。利用沟道电子注入方式进行擦除，沟道的电子在低电压差的条件下也能进入电荷存储层，以使空穴与电子一一对应结合，编程时逐步擦除进入电荷存储层的空穴，避免了现有技术中由高电压的FN擦除机制带来的擦除饱和以及工艺窗口减小的问题。
闪存结构对应编程擦除读取方法

[发明专利]晶体管及形成集成电路系统的方法-CN202080056191.7在审
发明人：刘鸿威;S·查杰德;J·B·赫尔;A·A·卡恩德卡尔 -专利权人：美光科技公司
申请日： 2020-07-27 - 公布日： 2022-03-18 - 主分类号： H01L29/792 文献下载
摘要：晶体管包括顶部源极/漏极区、底部源极/漏极区、竖直地处于所述顶部及底部源极/漏极区之间的沟道区，及以操作方式横向邻近于所述沟道区的栅极。所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的至少一个是结晶的。所述顶部源极/漏极区、所述底部源极/漏极区及所述沟道区中的所述至少一个内的所有晶粒具有彼此相差在0.064pm3内的平均晶体尺寸。公开包含方法的其它实施例。
晶体管形成集成电路系统方法

[发明专利]非挥发性存储器的存储单元-CN202110917690.7在审
发明人：陈英哲;孙文堂;黎俊霄;陈学威 -专利权人：力旺电子股份有限公司
申请日： 2021-08-11 - 公布日： 2022-03-15 - 主分类号： H01L29/792 文献下载
摘要：本发明公开一种非挥发性存储器的存储单元，包括一存储元件。存储元件为一晶体管，且存储元件具有不对称的间隙壁。在存储元件中，较宽间隙壁的下方具有较长的沟道。当存储元件进行编程动作时，将有更多的载流子(carrier)经由较长沟道注入间隙壁的电荷抓取层。因此，本发明的存储单元可更有效率的进行编程动作，并缩短编程动作的时间。
挥发性存储器存储单元

[发明专利]非易失性半导体存储器件-CN202080055394.4在审
发明人：山崎忠行;林泰伸;清水吾朗 -专利权人：罗姆股份有限公司
申请日： 2020-07-10 - 公布日： 2022-03-11 - 主分类号： H01L29/792 文献下载
摘要：本发明的存储单元(10)包括：在半导体衬底的p阱(11)的表面夹着沟道区域(12)形成的漏极区域(13)和源极区域(14)；以覆盖沟道区域(12)的方式形成的绝缘膜(15)；形成在绝缘膜(15)上的栅极(16)；以位于栅极(16)的侧面且在沟道区域(12)的正上方的方式形成的侧墙(17)；以覆盖漏极区域(13)、源极区域(14)的一部分、栅极(16)和侧墙(17)的方式形成的自对准硅化物阻挡膜(18)；形成在从自对准硅化物阻挡膜(18)和自对准硅化物阻挡膜(18)露出的漏极区域(13)和源极区域(14)中的漏极自对准硅化物层(21)和源极自对准硅化物层(22)；和以覆盖自对准硅化物阻挡膜(18)、漏极自对准硅化物层(21)和源极自对准硅化物层(22)的方式形成的氮化膜(19)。
非易失性半导体存储器件

[发明专利]半导体装置-CN202080052140.7在审
发明人：中村源志;铃木启介;青木公也 -专利权人：东京毅力科创株式会社
申请日： 2020-07-13 - 公布日： 2022-03-04 - 主分类号： H01L29/792 文献下载
摘要：半导体装置具备电荷储存膜、电极、第一阻挡膜以及第二阻挡膜。第一阻挡膜设于电荷储存膜与电极之间。第二阻挡膜设于第一阻挡膜与电荷储存膜之间。此外，第一阻挡膜为包含钽的氧化膜，第一阻挡膜的介电常数比第二阻挡膜的介电常数大。
半导体装置

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