[发明专利]半导体封装装置及其制造方法

说明书

本公开涉及半导体封装装置及其制造方法。该半导体封装装置包括：第一芯片，第一芯片的第一表面设置有第一导电衬垫；第二芯片，设置于第一芯片的第一表面，第一芯片和第二芯片通过粘合层连接，第二芯片的朝向第一芯片的一侧设置有第一重布线线路，第一重布线线路与第二芯片表面的第二导电衬垫电连接；第二芯片和粘合层上设置有开孔，开孔贯穿第二芯片和粘合层，开孔内填充有导电材，导电材将第一导电衬垫和第一重布线线路电连接。该半导体封装装置缩短了第一芯片和第二芯片之间的电连接路径，有利于实现更好的电连接效果。

技术领域

本公开涉及半导体封装技术领域，具体涉及半导体封装装置及其制造方法。

背景技术

去耦电容(De-coupling capacitor)是电路中设置在电源端的电容，其作用为保持电源的稳定，以及减少电路中的噪声。为了更好地发挥去耦电容的作用，让去耦电容所在的集成无源元件(Integrated Passive Device，IPD)芯片更靠近逻辑芯片(Logic Die)成为了半导体封装领域追求的目标。

现有技术中存在将IPD芯片以回流焊(Flip Chip)方式设置在逻辑芯片表面的方式，然而该方式存在以下问题：在IPD芯片背向逻辑芯片的情形中，需要通过线连接(wire-bond)方式将二者电连接，然而线连接中导电路径较长，电阻较大，无法充分实现去耦电容的作用。在IPD芯片朝向逻辑芯片的情形中，需要利用焊球(Solder Ball)将二者电连接，然而焊球的厚度较厚，电阻较大，也无法充分实现去耦电容的作用。

此外，由于混合键合(hybrid bond)要求导电衬垫的尺寸足够小(例如小于0.5纳米)，而IPD芯片的导电衬垫尺寸较大(例如大于80微米)，因此也无法采用混合键合方式将IPD芯片和逻辑芯片电连接。

因此，有必要提出一种新的提高IPD芯片和逻辑芯片之间电连接效果的技术方案。

发明内容

本公开提供了半导体封装装置及其制造方法。

第一方面，本公开提供了一种半导体封装装置，包括：

第一芯片，所述第一芯片的第一表面设置有第一导电衬垫；

第二芯片，设置于所述第一芯片的第一表面，所述第一芯片和所述第二芯片通过粘合层连接，所述第二芯片的朝向所述第一芯片的一侧设置有第一重布线线路，所述第一重布线线路与所述第二芯片上的第二导电衬垫电连接；

所述第二芯片和所述粘合层上设置有开孔，所述开孔贯穿所述第二芯片和所述粘合层，所述开孔内填充有导电材，所述导电材将所述第一导电衬垫和所述第一重布线线路电连接。

在一些可选的实施方式中，所述开孔的内壁设置有内衬。

在一些可选的实施方式中，所述开孔内部分填充有所述导电材，或者所述开孔内全部填充有所述导电材。

在一些可选的实施方式中，所述半导体封装装置还包括：

模塑材，位于所述第一芯片的第一表面并包覆所述第二芯片和所述粘合层。

在一些可选的实施方式中，所述第一芯片的第一表面还设置有第三导电衬垫；以及

所述模塑材的远离所述第一芯片的一侧设置有第二重布线线路，所述模塑材内设置有导电柱，所述导电柱将所述第二重布线线路和所述第三导电衬垫电连接。

在一些可选的实施方式中，所述第二重布线线路的表面设置有电连接件，所述电连接件与所述第二重布线线路电连接。

在一些可选的实施方式中，所述粘合层通过熔融方式与所述第一芯片和所述第二芯片接合。

在一些可选的实施方式中，所述第二芯片被所述开孔贯穿的部分为硅材料、模塑材料或者树脂材料。