[发明专利]半导体元件及其制备方法

说明书

本公开提供一种半导体元件及其制备方法，该半导体元件具有降低电容的内连接结构。该半导体元件具有一基底、多个金属线、一钝化层以及一间隙子。所述金属线设置在该基底上，该钝化层设置在该基底与所述金属线上，且该间隙子插置在该基底与该钝化层之间以及在所述金属线与该钝化层之间。该钝化层具有一第一介电常数，且该间隙子具有一第二介电常数，而该第二介电常数小于该第一介电常数。

技术领域

本申请案主张2020年3月3日申请的美国正式申请案第16/808,041号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种在一半导体基底电路中的布线结构及其制备方法。特别是涉及一种具有一内连接结构的半导体元件及其制备方法，其有效降低在该内连接结构中的布线电容(wiring capacitance)，以改善信号传送速度。

背景技术

典型的集成电路具有许多垂直堆叠高度(level)，其是具有包括一或多个材料层的任何给定高度。信号在集成电路中的传播的速度是被经由搭载该信号的一或多个金属线的延迟(delay)所限制。此延迟，即所熟知的“电阻-电容延迟(RC delay)”，是取决于金属线的电阻(R)与在所述金属线与一介电层之间的电容(C)的成果(product)，而该介电层是提供所述金属线之间的一电性绝缘。降低被介电层所分开的所述金属线的电容，进而降低RC延迟，并提升信号传播速度。

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种半导体元件。该半导体元件包括一基底、多个金属线、一钝化层以及一间隙子。所述金属线设置在该基底上。该钝化层具有一第一介电常数，并设置在该基底与所述金属线上。该间隙子具有一第二介电常数，并插置在该基底与该钝化层之间，以及在所述金属线与该钝化层之间。该第二介电常数小于该第一介电常数。

在本公开的一些实施例中，该间隙子充填有环境空气(ambient air)。

在本公开的一些实施例中，该半导体元件还包括多个孔洞(voids)，埋置在该钝化层中。

在本公开的一些实施例中，所述孔洞设置在所述金属线之间。

在本公开的一些实施例中，该半导体元件还包括多个第一阻障衬垫，夹置在该基底与所述金属线之间，并被该间隙子所围绕。

在本公开的一些实施例中，该半导体元件还包括一盖层(capping layer)，设置在所述金属线的上表面上。

在本公开的一些实施例中，该半导体元件还包括多个第二阻障衬垫，插置在所述金属线与该盖层之间，并被该间隙子所围绕。

在本公开的一些实施例中，所述金属线具有一宽度，该宽度在距该基底的上表面的距离增加的位置处逐渐减小，且该间隙子具有一厚度，该厚度在距该基底的上表面的距离增加的位置处逐渐增加。

在本公开的一些实施例中，该钝化层与该间隙子包含氧化物基(oxide-based)介电质。

在本公开的一些实施例中，所述金属线电性耦接到在该基底中的多个主特征。

本公开的另一实施例提供一种半导体元件的制备方法。该制备方法的步骤包括：形成多个金属线在一基底上；沉积一隔离膜以覆盖该基底与所述金属线，其中该隔离膜具有一轮廓(topology)，该轮廓遵循该基底与所述金属线的轮廓；以及沉积一钝化层以埋置该隔离膜，其中该隔离膜与该钝化层具有不同介电常数。

在本公开的一些实施例中，该制备方法还包括：包围多个孔洞在该钝化层中。