[发明专利]半导体封装结构

说明书

本发明公开一种半导体封装结构，其包括重布线层结构、芯片、电子组件以及应力补偿层。所述重布线层结构具有相对的第一表面与第二表面。所述芯片设置于所述重布线层结构的所述第一表面上，且与述重布线层结构电连接。所述电子组件设置于所述重布线层结构中，与所述芯片电连接，且包括设置于其中的介电层。所述应力补偿层设置于所述重布线层结构中或上。所述介电层在垂直于所述第二表面的第一方向上提供50Mpa至200Mpa之间的第一应力，所述应力补偿层在与所述第一方向相反的第二方向上提供50Mpa至200Mpa之间的第二应力，且所述第一应力与所述第二应力之间的差不超过60Mpa。

技术领域

本发明涉及一种半导体封装结构。

背景技术

近年来，随着电子产品的需求朝向高功能化、信号传输高速化及电路组件高密度化，半导体相关产业也日渐发展。在半导体产业的半导体封装工艺中，一般会将芯片设置于重布线层(redistribution layer，RDL)结构上，然后于重布线层结构上形成包封体(encapsulant)来包封芯片，以形成半导体封装结构。

此外，为了缩小半导体封装结构的尺寸，可将某些有源组件或无源组件设置于重布线层结构中。然而，对于具有高介电常数的介电层的有源组件或无源组件来说，介电层往往会产生张应力或压应力，因而导致半导体封装结构产生翘曲或卷曲的问题。

发明内容

本发明是针对一种半导体封装结构，其具有设置于重布线层结构中的应力补偿层。

本发明的半导体封装结构包括重布线层结构、芯片、电子组件以及应力补偿层。所述重布线层结构具有相对的第一表面与第二表面。所述芯片设置于所述重布线层结构的所述第一表面上，且与所述重布线层结构电连接。所述电子组件设置于所述重布线层结构中，与所述芯片电连接，且包括设置于其中的介电层。所述应力补偿层设置于所述重布线层结构中。所述介电层在垂直于所述第二表面的第一方向上提供50Mpa至200Mpa之间的第一应力，所述应力补偿层在与所述第一方向相反的第二方向上提供50Mpa至200Mpa之间的第二应力，且所述第一应力与所述第二应力之间的差不超过60Mpa。

本发明的半导体封装结构包括重布线层结构、芯片、电子组件以及应力补偿层。所述重布线层结构具有相对的第一表面与第二表面。所述芯片设置于所述重布线层结构的所述第一表面上，且与所述重布线层结构电连接。所述电子组件设置于所述重布线层结构中，与所述芯片电连接，且包括设置于其中的介电层。所述应力补偿层设置于所述重布线层结构上。所述介电层在垂直于所述第二表面的第一方向上提供50Mpa至200Mpa之间的第一应力，所述应力补偿层在与所述第一方向相反的第二方向上提供50Mpa至200Mpa之间的第二应力，且所述第一应力与所述第二应力之间的差不超过60Mpa。

附图说明

图1为本发明第一实施例的半导体封装结构所图示的剖面示意图；

图2为本发明第二实施例的半导体封装结构所图示的剖面示意图；

图3为本发明第三实施例的半导体封装结构所图示的剖面示意图；

图4为本发明第四实施例的半导体封装结构所图示的剖面示意图；

图5为本发明第五实施例的半导体封装结构所图示的剖面示意图；

图6为本发明第六实施例的半导体封装结构所图示的剖面示意图；

图7为本发明第七实施例的半导体封装结构所图示的剖面示意图；

图8为本发明第八实施例的半导体封装结构所图示的剖面示意图；

图9为本发明第九实施例的半导体封装结构所图示的剖面示意图；

图10为本发明第十实施例的半导体封装结构所图示的剖面示意图；

图11为本发明第十一实施例的半导体封装结构所图示的剖面示意图；