[发明专利]芯片叠层封装结构、其制作方法和电子设备

说明书

本申请提供了一种芯片叠层封装结构、其制作方法和电子设备，涉及芯片技术领域。本申请芯片叠层封装结构中，基板上开设有安装槽，第一芯片设置于安装槽内，且第一芯片的管脚通过导电层与基板上的焊盘连接，从而与信号线连接。第二芯片贴装在第一芯片上，并且第二芯片的管脚连接在导电层上。这种结构避免了使用打线的方式来将第一芯片、第二芯片与基板的焊盘连接，便于实现较短的信号传输距离，因此有利于提高信号质量。并且，采用导电层代替引线，还可以避免第一芯片的引线与第二芯片的引线压塌或者触碰导致短路。由于设置了安装槽，将第一芯片嵌入到安装槽内，也可以使得整个封装结构的体积更小，有利于整个电子设备的小型化。

技术领域

本申请涉及芯片技术领域，具体而言，涉及一种芯片叠层封装结构、其制作方法和电子设备。

背景技术

随着半导体行业的快速发展，电子产品微型化越来越薄以满足用户的需求以及产品性能与内存越来越高，因此，半导体封装结构采用多个芯片叠装（Stack-Die）技术或者芯片FOW（flow over wire）叠装技术，将两个或者多个芯片叠装在单一封装结构中，实现产品封装体积减小以及提升产品性能。现有的芯片叠层封装结构，往往采用打线的方式将芯片的管脚与基板连接，信号传输性能不佳，且上、下层引线之间容易触碰而短路。

发明内容

本申请的目的包括提供了一种芯片叠层封装结构和电子设备，其芯片具有较佳的信号传输性能且引线不容易相互触碰而短路。本申请的目的还包括提供一种芯片叠层封装结构的制作方法。

本申请的实施例可以这样实现：

第一方面，本申请实施例提供一种芯片叠层封装结构，包括：

基板，基板设置有信号线，信号线包括位于基板表面的焊盘，基板上开设有安装槽；

第一芯片，第一芯片固定于安装槽内，第一芯片的管脚位于安装槽的开口处；

导电层，导电层铺设于基板和第一芯片的表面，并连接焊盘和第一芯片的管脚；

第二芯片，第二芯片层叠地设置于第一芯片上，并且第二芯片的管脚与导电层连接。

在可选的实施方式中，第一芯片通过银浆与安装槽的底部连接。

在可选的实施方式中，第一芯片与安装槽的侧壁之间通过填充密封胶消除间隙。

在可选的实施方式中，第一芯片设置有管脚的一侧与基板的表面齐平。

在可选的实施方式中，芯片叠层封装结构还包括第三芯片，第三芯片贴装于第二芯片，并通过打线与焊盘电连接。

在可选的实施方式中，第二芯片的表面覆盖有胶膜，第三芯片贴装在胶膜上。

在可选的实施方式中，芯片叠层封装结构还包括封装体，封装体包裹第二芯片，并覆盖基板表面的焊盘和导电层。

第二方面，本申请实施例提供一种芯片叠层封装结构的制作方法，包括：

在基板的表面开设安装槽，基板设置有信号线，信号线包括位于基板表面的焊盘；

将第一芯片固定于安装槽内，使第一芯片的管脚位于安装槽的开口处；

在基板的表面制作导电层，导电层连接焊盘和第一芯片的管脚；

在第一芯片上贴装第二芯片，并使第二芯片的管脚连接导电层。

在可选的实施方式中，在制作导电层之前，制作方法还包括：

在第一芯片与安装槽的侧壁之间填充密封胶。

第三方面，本申请实施例提供一种电子设备，包括前述实施方式中任一项的芯片叠层封装结构，或者包括前述实施方式中任一项的制作方法制得的芯片叠层封装结构。