[发明专利]制造半导体器件的方法和半导体器件

说明书

在制造半导体器件的方法中，在底部鳍结构上方形成鳍结构，其中包含Ge的第一半导体层和第二半导体层交替堆叠。增大第一半导体层中的Ge浓度。在鳍结构上方形成牺牲栅极结构。在鳍结构的源极/漏极区上方形成源极/漏极外延层。去除牺牲栅极结构。去除沟道区中的第二半导体层，从而释放其中Ge浓度增大的第一半导体层。在Ge浓度增大的第一半导体层周围形成栅极结构。本发明的实施例还涉及半导体器件。

技术领域

本发明的实施例涉及制造半导体器件的方法和半导体器件。

背景技术

随着半导体工业已经发展到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战已经引起三维设计的发展，诸如多栅极场效应晶体管(FET)，包括鳍式FET(Fin FET)和全环栅(GAA)FET。在Fin FET中，栅电极邻近沟道区的三个侧表面，栅极介电层插入栅电极和沟道区之间。因为栅极结构在三个表面上围绕(包裹)鳍，所以晶体管基本上具有三个栅极，栅极控制通过鳍或沟道区的电流。不幸的是，第四侧(沟道的底部)远离栅电极，因此不受栅极的紧密控制。相反，在GAA FET中，沟道区的所有侧表面都由栅电极围绕，这允许沟道区中的更充分耗尽，并且由于更陡的亚阈值电流摆幅(SS)和更小的漏致势垒降低(DIBL)而导致更少的短沟道效应。随着晶体管尺寸不断按比例缩小到低于10-15纳米的技术节点，需要进一步改进GAA FET。

发明内容

本发明的实施例提供了一种制造半导体器件的方法，包括：形成鳍结构，其中，包含Ge的第一半导体层和第二半导体层交替堆叠在底部鳍结构上方；增大所述第一半导体层中的Ge浓度；在所述鳍结构上方形成牺牲栅极结构；在所述鳍结构的源极/漏极区上方形成源极/漏极外延层；去除所述牺牲栅极结构；去除沟道区中的所述第二半导体层，从而释放所述Ge浓度增大的所述第一半导体层；以及在所述Ge浓度增大的所述第一半导体层周围形成栅极结构。

本发明的另一实施例提供了一种制造半导体器件的方法，包括：形成第一鳍结构和第二鳍结构。在所述第一鳍结构和所述第二鳍结构的每一个中，包含Ge的第一半导体层和第二半导体层交替地堆叠在底部鳍结构上方；增大所述第二鳍结构的所述第一半导体层中的Ge浓度，同时保护所述第一鳍结构；在所述第一鳍结构和所述第二鳍结构上方形成牺牲栅极结构；在所述第一鳍结构的源极/漏极区上方形成第一源极/漏极外延层；在所述第二鳍结构的源极/漏极区上方形成第二源极/漏极外延层；去除所述牺牲栅极结构；去除所述第一鳍结构的沟道区中的所述第一半导体层，从而释放所述第二半导体层；去除所述第二鳍结构的沟道区中的所述第二半导体层，从而释放所述Ge浓度增大的所述第一半导体层；以及在释放的第一半导体层和释放的第二半导体层周围形成栅极结构。

本发明的又一实施例提供了一种半导体器件，包括：垂直布置的半导体线，每条所述半导体线具有沟道区；源极/漏极外延层，连接至所述半导体线；以及栅极结构，形成在所述半导体线周围，其中：所述半导体线由Si_1-xGe_x制成，其中0.45≤x≤0.55。

附图说明

当结合附图执行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的实施例的GAA FET器件的顺序制造工艺的各个阶段之一的视图。

图2示出了根据本发明的实施例的GAA FET器件的顺序制造工艺的各个阶段之一的视图。

图3示出了根据本发明的实施例的GAA FET器件的顺序制造工艺的各个阶段之一的视图。

图4示出了根据本发明的实施例的GAA FET器件的顺序制造工艺的各个阶段之一的视图。

图5示出了根据本发明的实施例的GAA FET器件的顺序制造工艺的各个阶段之一的视图。