[发明专利]半导体芯片堆叠布置和制造这种半导体芯片堆叠布置的半导体芯片在审
申请号: | 201880094251.7 | 申请日: | 2018-06-05 |
公开(公告)号: | CN112262469A | 公开(公告)日: | 2021-01-22 |
发明(设计)人: | 马蒂亚斯·费特克;安德烈·科尔巴佐 | 申请(专利权)人: | 派克泰克封装技术有限公司 |
主分类号: | H01L25/065 | 分类号: | H01L25/065;H01L21/78;H01L23/485 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 张春水;蒋静静 |
地址: | 德国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 半导体 芯片 堆叠 布置 制造 这种 | ||
1.一种半导体芯片堆叠封装(10、40、50、60),其具有多个设置在堆叠布置(18、41、42、61)中的半导体芯片(11、62、63)和至少一个将所述半导体芯片(11、62、63)彼此连接的连接衬底(19、43),其中所述半导体芯片(11、62、63)在至少一个芯片棱边(12)处设有至少一个芯片连接面,所述芯片连接面至少部分地作为侧连接面(13)在所述半导体芯片(11,62,63)的在所述芯片棱边(12)处构成的侧面(23)中延伸,其中所述半导体芯片(11、62、63)的设有所述侧连接面(13)的侧面(23)设置在所述半导体芯片堆叠布置(18、41、42、61)的共同的侧面平面S中,其中所述连接衬底(19、43)设置为以接触表面(20)平行于所述半导体芯片(11、62、63)的侧面平面S,并且为了连接在所述连接衬底(19、43)中构成的连接导体结构(31)所述连接衬底具有在所述接触表面(20)上构成的衬底连接面(21),所述衬底连接面在平行于所述接触表面(20)的连接平面V1中经由连接材料(24)与所述侧连接面(13)导电连接。
2.根据权利要求1所述的半导体芯片堆叠封装,
其特征在于,
所述侧连接面(13)分别由设置在晶片(70)的划分平面中的连接体(74)的分离面形成,所述连接体在将所述半导体芯片(11、62、63)从所述晶片(70)分割时被切开以构成所述分离面。
3.根据权利要求2所述的半导体芯片堆叠封装,
其特征在于,
所述侧连接面(13)具有在将所述半导体芯片(11、62、63)从所述晶片(70)分割之后施加到所述侧连接面(13)上的接触金属化部(28)。
4.根据上述权利要求中任一项所述的半导体芯片堆叠封装,
其特征在于,
所述侧连接面(13)为了构成接触凹部(26)具有凹形的接触表面(27),。
5.根据权利要求4所述的半导体芯片堆叠封装,
其特征在于,
在所述堆叠布置(18、41、42、61)中相邻的半导体芯片(11、62、63)的所述接触表面(27)构成沿着堆叠高度方向延伸的接触槽。
6.根据权利要求4或5所述的半导体芯片堆叠封装,
其特征在于,
设置在所述连接衬底(19、43)的衬底连接面(21)上的连接材料(24)构成凸形的接触隆起(25),所述接触隆起接合到所述侧连接面(13)的接触凹部(26)中。
7.根据上述权利要求中任一项所述的半导体芯片堆叠封装,
其特征在于,
所述半导体芯片(62、63)除了所述侧连接面外至少部分地在其上侧(66)和/或其下侧(64)上设有至少一个另外的芯片连接面(67)。
8.根据上述权利要求中任一项所述的半导体芯片堆叠封装,
其特征在于,
所述连接衬底(43)与所述接触表面(44)相对置地具有第二接触表面(45),所述第二接触表面具有用于构成第二连接平面V2的衬底连接面。
9.根据权利要求8所述的半导体芯片堆叠封装,
其特征在于,
所述第二连接平面V2用于与半导体芯片(11、62、63)的第二堆叠布置(42)连接,使得所述连接衬底(43)夹层式地设置在这两个堆叠布置(41、42)之间。
10.根据权利要求8所述的半导体芯片堆叠封装,
其特征在于,
所述第二连接平面V2用于与功能衬底连接。
11.根据权利要求10所述的半导体芯片堆叠封装,
其特征在于,
所述功能衬底构成为半导体芯片。
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