[发明专利]半导体结构及其形成方法

说明书

本发明涉及一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供基底，包括第一堆叠结构、贯穿第一堆叠结构的第一沟道孔结构，第一沟道孔结构顶部还形成有半导体层和位于所述半导体层上的凹槽；在所述半导体层表面形成氧化层；在凹槽内形成位于氧化层表面的刻蚀停止层；在第一堆叠结构表面及刻蚀停止层表面形成第二堆叠结构；刻蚀第二堆叠结构形成贯穿第二堆叠结构的第二沟道孔；去除刻蚀停止层，暴露出氧化层；在第二沟道孔侧壁表面形成第二功能侧墙，并刻蚀部分氧化层，暴露出第二沟道孔底部的半导体层；在第二功能侧墙和暴露的半导体层表面形成第二沟道层。上述方法能够提高半导体层的质量，从而半导体结构的性能。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

为了进一步提高3D NAND闪存结构的位密度，双层或多层的沟道孔结构得到应用，多层的沟道孔结构之间通过位于上下层沟道孔结构之间的半导体层，例如多晶硅层，进行电流传输，而所述半导体层在刻蚀上层沟道孔时表面容易产生缺陷，导致半导体层表面的电流传输效果受到影响，从而影响产品的良率，导致产品的可靠性下降。

如何提高具有多层沟道孔结构的3D NAND闪存结构的性能，是目前亟待解决的问题。

发明内容

本发明所要解决的技术问题是，提供一种半导体结构及其形成方法，以提高3DNAND闪存结构的性能。

为了解决上述问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一堆叠结构、贯穿所述第一堆叠结构的第一沟道孔结构，所述第一沟道孔结构顶部还形成有半导体层和位于所述半导体层上的凹槽；在所述半导体层表面形成氧化层；在所述凹槽内形成位于所述氧化层表面的刻蚀停止层；在所述第一堆叠结构表面及所述刻蚀停止层表面形成第二堆叠结构；刻蚀所述第二堆叠结构至所述刻蚀停止层，形成贯穿所述第二堆叠结构的第二沟道孔；去除所述刻蚀停止层，暴露出所述氧化层；在所述第二沟道孔侧壁表面形成第二功能侧墙，并刻蚀部分氧化层，暴露出第二沟道孔底部的半导体层；在所述第二功能侧墙和暴露的半导体层表面形成第二沟道层。

可选的，采用干氧氧化、湿氧氧化或沉积工艺形成所述氧化层。

可选的，所述氧化层的厚度为2nm～10nm。

可选的，所述氧化层的材料为氧化硅。

可选的，所述半导体层的厚度为10nm～40nm。

可选的，在所述第二沟道孔侧壁表面形成第二功能侧墙，并刻蚀部分氧化层的方法包括：在所述第二沟道孔内壁表面形成侧墙材料层；采用各向异性刻蚀工艺刻蚀去除位于沟道孔底部的侧墙材料和氧化层，暴露出部分半导体层的表面。

可选的，所述第一沟道孔结构包括第一沟道孔、位于所述第一沟道孔侧壁表面的第一功能侧墙，位于所述第一功能侧墙表面、第一沟道孔底部表面的第一沟道层以及位于所述第一沟道层表面填充满所述第一沟道孔的第一沟道介质层；所述第二沟道孔宽度小于所述第一沟道孔宽度。

可选的，还包括：在所述第二沟道层表面形成填充满所述第二沟道孔的第二沟道介质层。