[发明专利]一种存储单元的制造方法、存储单元及存储器

说明书

本发明提供一种存储单元的制造方法、存储单元及存储器，通过提供具有字线的衬底；形成栅电极；形成功函数层，其长度方向与字线成第一角度；沉积有源层；形成侧墙；形成漏电极以及位线，位线与有源层延伸方向成第二角度、与字线成第三角度；形成位线的保护层；形成多介质层；刻蚀多介质层，形成阶梯状电容沟槽，并形成电容以及上电极。本发明中晶体管的隆起道区沿着功函数层的侧面和顶面分布，形成垂直沟道的晶体管结构，有效抑制短沟道效应，使得晶体管能够在工艺微缩情况下具有良好性能；电容采用了阶梯状沟槽进行制备，具有双层介质层，有效增大电容的面积，进而提高电容量；另外，该存储单元中的重复单元占用面积能够达到4F²，具有高集成度。

技术领域

本发明涉及一种存储单元的制造方法、存储单元及存储器，特别是涉及一种具有4F2单元面积的存储单元的制造方法、存储单元及存储器。

背景技术

动态随机存储器(英文：Dynamic Random Access Memory，简称：DRAM)是一种广泛应用于计算机系统的半导体存储器。DRAM由多个存储单元构成，每个存储单元通常包括晶体管和电容；晶体管的栅极与字线电连接、源极与位线电连接、漏电极与电容电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容中的数据信息，或者将数据信息写入到电容中。

为了能够在较小面积内制备更多的存储单元，提高DRAM的集成度，通常需要进行工艺微缩；通过缩小晶体管和/或电容的尺寸，使得存储单元具有更小的面积。目前通常一个存储单元的面积为2F×3F＝6F²，其中F为“特征尺寸”即字线的尺寸。

然而，发明人通过研究发现，在进行工艺微缩时，晶体管和电容的性能随着尺寸的减小也会产生较大的劣化。对于晶体管而言，随着晶体管尺寸的变小，短沟道效应也越来越明显，即晶体管的阈值电压会随着晶体管尺寸的变小而变小，这样较小的字线电压就能够开启晶体管，从而导致读写的错误，严重时短沟道效应还可能导致晶体管的穿通失效。对于电容而言，电容尺寸的缩小使得用于存储的电荷量随之减少，电荷量的减小使得不同数据信息(“0”和“1”)所对应的信号差距变小，这样，当进行数据信息读取时，可能导致数据信息的误读。

因此，如何克服上述工艺微缩引起的器件性能劣化，进而提高DRAM的集成度，是本领域技术人员亟需解决的技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种存储单元的制造方法、存储单元及存储器，用于解决现有技术中工艺微缩引起器件性能劣化的问题，提高DRAM的集成度。

为实现上述目的及其他相关目的，本发明提供一种存储单元的制造方法，该方法包括以下步骤：

提供衬底，并于所述衬底上形成被第一介质层掩埋的第一字线和第二字线；

基于第一光刻图形刻蚀所述第一介质层，使得于所述第一字线上形成第一栅沟槽以及于所述第二字线上形成第二栅沟槽，并且使得于所述第一栅沟槽内填充栅金属形成第一栅电极以及于所述第二栅沟槽内填充栅金属形成第二栅电极；

基于所述第一光刻图形，于所述第一栅电极上形成第一功函数层而浮突于所述第一介质层上，并于所述第一功函数层的浮突表面形成第一栅介质层；于所述第二栅电极上形成第二功函数层而浮突于所述第一介质层上，并于所述第二功函数层的浮突表面形成第二栅介质层，其中，所述第一功函数层的长度方向与所述第一字线之间的夹角以及所述第二功函数层的长度方向与所述第二字线之间的夹角均成大于0度且小于90度的第一角度，所述第一功函数层和第一字线的交叠部分，与所述第二功函数层和第二字线的交叠部分对称设置；