[发明专利]存储单元有效
申请号: | 201210060388.5 | 申请日: | 2012-03-08 |
公开(公告)号: | CN103165177A | 公开(公告)日: | 2013-06-19 |
发明(设计)人: | 廖忠志 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
主分类号: | G11C11/412 | 分类号: | G11C11/412 |
代理公司: | 北京德恒律师事务所 11306 | 代理人: | 陆鑫;房岭梅 |
地址: | 中国台*** | 国省代码: | 中国台湾;71 |
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摘要: | 本发明公开了一种存储单元和阵列以及一种形成存储单元和阵列的方法。一个实施例是一种存储单元,包括第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管、第一传输门晶体管和第二传输门晶体管以及第一隔离晶体管和第二隔离晶体管。该第一上拉晶体管和第一下拉晶体管的漏极在第一节点电连接在一起。该第二上拉晶体管和第二下拉晶体管的漏极在第二节点电连接在一起。该第二上拉晶体管和第二下拉晶体管的栅极电连接至该第一节点,并且该第一上拉晶体管和第一下拉晶体管的栅极电连接至该第二节点。该第一传输门晶体管和第二传输门晶体管分别电连接至该第一和第二节点。该第一隔离晶体管和第二隔离晶体管分别电连接至该第一和第二节点。 | ||
搜索关键词: | 存储 单元 | ||
【主权项】:
一种存储单元,包括:第一上拉晶体管以及第一下拉晶体管,所述第一上拉晶体管的漏极在第一节点电连接至所述第一下拉晶体管的漏极;第二上拉晶体管以及第二下拉晶体管,所述第二上拉晶体管的漏极在第二节点电连接至所述第二下拉晶体管的漏极,所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极电连接至所述第一节点,所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极电连接至所述第二节点;第一传输门晶体管,电连接至所述第一节点;第二传输门晶体管,电连接至所述第二节点;第一隔离晶体管,电连接至所述第一节点;以及第二隔离晶体管,电连接至所述第二节点。
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- 一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存器,本发明的寄存器单元通过新型的延时单元对SET脉冲进行处理,使寄存器具有良好的抗SET能力。本发明的加固寄存器由内部数据与时钟产生电路、主锁存器、从锁存器输出缓冲级四个部分组成。内部数据与时钟产生电路使用与非门和或非门组成延时链对SET脉冲进行处理,主锁存器与从锁存器使用基于DICE结构的锁存器单元。本发明的加固寄存器利用DICE单元的固有特点,仅使用一个的延时链同时屏蔽时钟端CLK与数据端D上的SET脉冲。与以往的SET加固寄存器相比,本发明的延时单元更少,这使得加固寄存器整体面积小于传统加固方法。
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- S-O·郑;Y·杨;B·杨;C·F·耶普 - 高通股份有限公司;延世大学校产学协力团
- 2013-07-31 - 2018-02-02 - G11C11/412
- 用于静态存储器单元的方法和装置。一种静态存储器单元可包括包含第一背栅节点的第一传输门晶体管和包含第二背栅节点的第二传输门晶体管。该静态存储器单元可包括包含第三背栅节点的第一下拉晶体管以及包含第四背栅节点的第二下拉晶体管。该第一下拉晶体管的源节点、该第二下拉晶体管的源节点、以及该第一、第二、第三和第四背栅节点被彼此电耦合以形成公共节点。
- 具有读优选单元结构、写驱动器的静态随机存取存储器(SRAM)、相关系统和方法-201480005383.X
- S-O·郑;Y·杨;B·杨;Z·王;C·F·耶普 - 高通股份有限公司
- 2014-01-22 - 2018-01-23 - G11C11/412
- 公开了具有读优选单元结构和写驱动器的静态随机存取存储器(SRAM)。在一个实施例中,该SRAM具有六晶体管位单元。读优选位单元是通过提供两个反相器来实现的,这两个反相器各自具有上拉晶体管、下拉晶体管和传输门晶体管。每个上拉晶体管与反馈环相关联。该反馈环改进了随机静态噪声容限。每个晶体管具有宽度和长度。传输门晶体管的长度被增大。各下拉晶体管的宽度彼此相等并且还等于传输门晶体管的宽度。传输门和各下拉晶体管的宽度也可相对于先前设计而增大。还可使用写辅助电路来改进性能。
- 存储元件-201720260163.2
- F·阿布泽德;G·加西奥特 - 意法半导体(克洛尔2)公司
- 2017-03-16 - 2017-11-28 - G11C11/412
- 一种存储元件,包括在两个节点之间首尾耦合的两个CMOS反相器;以及连接在所述节点之间作为电容器的一个MOS晶体管。
- 专利分类