[发明专利]一种存储单元及非易失性存储器

说明书

本发明公开了一种存储单元及非易失性存储器，其中，存储单元包括：半导体衬底，包括有源区；源区，位于有源区的半导体衬底内；栅区，包括位于源区之上且相互绝缘的第一浮栅、第二浮栅和控制栅，其中，第一浮栅和第二浮栅至少部分位于半导体衬底内且分别位于栅区内的两端，控制栅分别与第一浮栅和第二浮栅具有正对区域，第一浮栅远离第二浮栅一侧的表面、第二浮栅远离第一浮栅一侧的表面，以及第一浮栅与源区之间和第二浮栅与源区之间形成有一体的隧穿氧化层；第一漏区和第二漏区，分别位于栅区两侧的有源区的半导体衬底内。本发明解决了存储单元占据面积大的问题，可缩小非易失性存储器的尺寸。

技术领域

本发明实施例涉及半导体存储技术领域，尤其涉及一种存储单元及非易失性存储器。

背景技术

传统NOR闪存存储单元的栅区位于源区和漏区之间，源区和漏区之间的半导体层可形成沟道。在对NOR闪存进行编程时，存储单元的控制栅和漏区同时施加一定时间的高电压，沟道导通，并在横向电场和纵向电场的作用下，沟道中的载流子会通过热电子注入，跃至浮栅中。由于热电子注入的发生要求存储单元工作在高电压状态下，因此存储单元的沟道长度不能太短，限制了存储单元在沟道长度方向上的进一步缩小。

发明内容

有鉴于此，本发明的目的是提出一种存储单元及非易失性存储器，以减少存储单元所占的面积，缩小非易失性存储器的尺寸。

为实现上述目的，本发明采用如下技术方案：

一方面，本发明实施例提供了一种存储单元，包括：

半导体衬底，包括有源区；

源区，位于所述有源区的半导体衬底内；

栅区，包括位于所述源区之上且相互绝缘的第一浮栅、第二浮栅和控制栅，其中，所述第一浮栅和所述第二浮栅至少部分位于所述半导体衬底内且分别位于所述栅区内的两端，所述控制栅分别与所述第一浮栅和所述第二浮栅具有正对区域，所述第一浮栅远离所述第二浮栅一侧的表面、所述第二浮栅远离所述第一浮栅一侧的表面，以及所述第一浮栅与所述源区之间和所述第二浮栅与所述源区之间形成有一体的隧穿氧化层；

第一漏区和第二漏区，分别位于所述栅区两侧的所述有源区的半导体衬底内。

进一步的，所述第一浮栅和所述第二浮栅上表面与所述半导体衬底上表面齐平。

进一步的，所述控制栅至少包括第一控制栅，所述第一控制栅位于所述第一浮栅和所述第二浮栅之上。

进一步的，所述控制栅还包括与所述第一控制栅电连接的第二控制栅，所述第二控制栅从所述第一控制栅向所述源区延伸，且部分位于所述第一浮栅和所述第二浮栅中间。

进一步的，所述第一控制栅与非易失性存储器的字线同层设置，且所述第一控制栅与所述字线一体成型。

进一步的，所述第一浮栅和所述第二浮栅的厚度为100～350nm。

进一步的，沿所述第一漏区、所述栅区和所述第二漏区的排布方向上，所述栅区的宽度为20～80nm。

进一步的，所述控制栅和所述半导体衬底上覆盖有绝缘层；

所述绝缘层上设置有非易失性存储器的相互绝缘的第一位线和第二位线；

所述第一漏区通过第一位线接触孔电连接至所述第一位线，所述第二漏区通过第二位线接触孔电连接至所述第二位线。

进一步的，所述控制栅与所述第一浮栅及第二浮栅之间设置有层间介质层。

进一步的，所述层间介质层包括依次层叠的第一氧化层、氮化层和第二氧化层。

进一步的，所述第一控制栅两侧形成有侧墙。