[发明专利]半导体元件及其制作方法

说明书

本发明公开一种半导体元件及其制作方法。首先提供一基底，并于基底中形成至少一沟槽。形成一导电材料填充沟槽后，移除部分导电材料至暴露出基底的上表面和沟槽的顶角和上侧壁。接着进行一掺杂制作工艺，以沿着基底的上表面、沟槽的顶角和上侧壁形成一倒L型的掺杂区。

技术领域

本发明涉及一种半导体元件及其制作方法，尤其是涉及一种动态随机存取存储器(DRAM)元件及其制作方法。

背景技术

动态随机存取存储器(dynamic random access memory,DRAM)属于一种挥发性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各存储单元包含一晶体管(transistor)电连接至一电容器(capacitor)，由该晶体管控制该电容器的电荷存储或释放来达到存储数据的目的。控制电路通过横跨阵列区并与各存储单元电连接的字符线(word line,WL)与位线(bit line,BL)，可定位至每一存储单元以控制其数据的存取。

随着制作工艺世代演进，为了缩小存储单元尺寸而获得更高的密集度，存储器的结构已朝向三维(three-dimensional)发展。埋入式字符线(buried wordline)结构即是将字符线与晶体管整合制作在基底的沟槽中并且横切各存储单元的主动区，形成沟槽式栅极，不仅可提升存储器的操作速度与密集度，还能避免短通道效应造成的漏电情形。

然而，现有的沟槽式栅极仍存在一些缺陷。现有的平面式栅极通过形成轻掺杂区(LDD region)和间隙壁以拉开源/漏区(S/D region)与栅极的距离，避免源/漏区扩散至与栅极重叠而导致漏极引发漏电(drain induced gate leakage,GIDL)问题。但是，目前沟槽式栅极的轻掺杂区和源/漏区是以离子注入的方法形成在紧邻沟槽开口两侧的基底中，容易往深处扩散而与栅极重叠导致严重的漏电问题。因此，如何避免上述漏电问题，提升沟槽式栅极的效能，仍为本领积极研究的课题。

发明内容

本发明一方面提供一种半导体元件的制作方法，步骤包含提供一基底，具有一上表面。在该基底中形成至少一沟槽，并形成一导电材料填充该沟槽。移除部分该导电材料至其顶面低于该上表面，暴露出该上表面以及该沟槽的顶角和上侧壁。接着进行一掺杂制作工艺，在暴露的该上表面、该沟槽的顶角和上侧壁形成一倒L型的掺杂区，其中，该掺杂制作工艺较佳为等离子体掺杂制作工艺(PLAD)。

本发明另一方面提供一种半导体元件，包含一基底，具有一上表面。至少一沟槽位于该基底中。一导电材料，位于该沟槽中，其中该导电材料的顶面低于该上表面，暴露出该沟槽的顶角和上侧壁。一倒L型的掺杂区位于该沟槽的顶角，包含一水平部沿着该上表面延伸，以及一垂直部沿着该沟槽的上侧壁延伸。

附图说明

图1至图6为本发明第一实例的半导体元件的制作方法剖面示意图；

图7至图10为本发明第二实例的半导体元件的制作方法剖面示意图。

主要元件符号说明

1、2 半导体元件

100 基底

100a 上表面

110 阱区

10 沟槽

10a 顶角

10b 上侧壁

20、21 栅极介电层

30、31 阻障层