[发明专利]电子封装件及其制法

说明书

技术领域

本发明有关一种半导体封装技术，尤指一种堆叠型电子封装件及其制法。

背景技术

随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，而为提升电性功能及节省封装空间，遂开发出不同的立体封装技术，例如，扇出式封装堆叠(Fan Out Package on package，简称FO PoP)等，以配合各种晶片上大幅增加的输入/出埠数量，进而将不同功能的集成电路整合于单一封装结构，此种封装方式能发挥系统封装(SiP)异质整合特性，可将不同功用的电子元件，例如：记忆体、中央处理器、绘图处理器、影像应用处理器等，通过堆叠设计达到系统的整合，适合应用于轻薄型电子产品。

图1为现有用于PoP的半导体封装件1的剖面示意图。如图1所示，该半导体封装件1包括一具有至少一线路层101的封装基板10、以及结合于该线路层101上的一半导体元件11。

具体地，该半导体元件11具有相对的作用面11a与非作用面11b，该作用面11a具有多个电极垫110，其上设有焊锡凸块12、钝化层120与该保护膜111，该些焊锡凸块12凸出该钝化层120，而该保护膜111包覆该些焊锡凸块12，且该非作用面11b通过黏着层13设于该封装基板10上。

此外，于该封装基板10上形成有一封装胶体15，以包覆该保护膜111及该半导体元件11，且形成多个导电通孔14于该封装胶体15中，以令该导电通孔14的端面外露于该封装胶体15，以供后续通过焊球(图略)结合一如半导体晶片、硅中介板或封装结构等的电子装置(图略)。

又，通过整平制造方法(如图1中的整平面Y)，移除部分该封装胶体15、导电通孔14、焊锡凸块12与该保护膜111，令该焊锡凸块12与该保护膜111外露于该封装胶体15，以供后续通过线路(图略)电性连接该焊锡凸块12。

然而，现有半导体封装件1的制法中，该保护膜111覆盖该焊锡凸块12，故于整平制造方法时，除了研磨该封装胶体15外，还需研磨该保护膜111的部分材质以露出该焊锡凸块12，因而会增加研磨介面，导致发生过磨及作业性不佳等问题。

此外，现有半导体封装件1中，是以该导电通孔14的外露端面作为外接点，故当外接点的数量需增加时，该导电通孔14之间的间距需缩小，此时各该导电通孔14的端面上的焊球之间容易发生桥接(bridge)。

因此，如何克服现有技术的种种缺点，实为目前各界亟欲解决的技术问题。

发明内容

鉴于上述现有技术的缺失，本发明提供一种半导体封装件及其制法，以增加研磨制造方法容许误差范围及减少成本。

本发明的电子封装件，包括：第一线路结构，其具有相对的第一侧与第二侧，且该第一侧上形成有电性连接该第一线路结构的导电柱；电子元件，其设于该第一线路结构的第一侧上，且该电子元件上结合并电性连接多个导电体；包覆层，其形成于该第一线路结构的第一侧上，以令该包覆层包覆该电子元件、该导电体与该导电柱，且令该导电体的端面与该导电柱的端面外露于该包覆层；以及第二线路结构，其形成于该包覆层上且电性连接至该导电柱的端面与该导电体的端面。

本发明还提供一种电子封装件的制法，包括：提供一第一线路结构，该第一线路结构具有相对的第一侧与第二侧；于该第一侧上形成电性连接该第一线路结构的导电柱，且于该第一侧上设置电子元件，其中，该电子元件上结合并电性连接多个导电体；形成包覆层于该第一线路结构的第一侧上，以令该包覆层包覆该电子元件、该导电体与该导电柱，且令该导电体的端面与该导电柱的端面外露于该包覆层；以及形成第二线路结构于该包覆层上，且令该第二线路结构电性连接至该导电柱的端面与该导电体的端面。

前述的电子封装件及其制法中，该电子元件具有保护膜，且该导电体凸出该保护膜。

前述的电子封装件及其制法中，该电子元件具有相对的作用面与非作用面，且该作用面结合并电性连接该些导电体。

前述的电子封装件及其制法中，该电子元件具有线路层，以结合并电性连接该些导电体。

前述的电子封装件及其制法中，该包覆层的表面齐平该导电柱的端面。

前述的电子封装件及其制法中，该包覆层的表面齐平该导电体的端面。

前述的电子封装件及其制法中，还包括形成多个导电元件于该第一线路结构的第二侧上。

前述的电子封装件及其制法中，还包括形成多个导电元件于该第二线路结构上。

由上可知，本发明的电子封装件及其制法，主要通过该导电体凸出该保护膜，以增加研磨制造方法容许误差范围及减少成本。