[发明专利]半导体封装件及其形成方法

说明书

技术领域

本发明的实施例涉及集成电路器件，更具体地，涉及半导体封装件及其形成方法。

背景技术

随着集成电路的部件大小持续地缩小以满足性能要求和整体芯片尺寸增加，互连结构消耗更多的可用功率和延迟预算以用于集成电路。由于引线已经变得更昂贵且时钟频率已经增加，设计者已经投资三维集成以作为减小横跨芯片的信令的方法。

半导体封装中最近开发了三维集成电路(3DIC)，其中多个半导体管芯彼此堆叠，诸如叠层封装件(PoP)和封装件中系统(SiP)封装技术。例如，由于堆叠的管芯之间的互连件的长度减小，3DIC提供了改进的集成密度以及诸如更快的速度和更高的带宽的其它的优势。

3DIC具有有源部件的多层。有源部件可以连线至位于相同和/或不同的层上的器件。在一种方法中，通过互连常规电路的一些方法以堆叠的方式将多个常规晶圆布置在一起。可以使用在穿过上部晶圆的器件区域的高深宽比通孔中形成的互连件，以面对面(即，以使金属相连)、面对背(即，以使一个晶圆的金属层面向第二晶圆的衬底)或背对背(即，以使一个晶圆的衬底面向第二晶圆的衬底)的方式接合晶圆。在晶圆接合之后，封装堆叠件。

改善的三维集成结构和方法是期望的。

发明内容

本发明的实施例提供了一种半导体封装件，包括：第一器件，具有第一连接表面；第一导电组件，至少部分地从所述第一连接表面突出；第二器件，具有面向所述第一连接表面的第二连接表面；以及第二导电组件，至少从所述第二连接表面暴露出，其中，所述第一导电组件和所述第二导电组件形成具有第一喙轮廓的接头，所述第一喙轮廓具有位于所述接头的第一侧处的尖端，所述尖端指向所述第一连接表面或所述第二连接表面。

本发明的另一实施例提供了一种用于制造半导体封装件的方法，包括：提供具有第一连接表面和至少部分地从所述第一连接表面突出的第一导电组件的第一器件；提供具有第二连接表面和至少从所述第二连接表面暴露出的第二导电组件的第二器件；对所述第一导电组件或所述第二导电组件实施蚀刻以获得所述第一导电组件或所述第二导电组件的不平坦的顶面；以及连接所述第一导电组件和所述第二导电组件。

本发明的又一实施例提供了一种用于制造混合接合的半导体封装件的方法，包括：提供具有第一连接表面和至少部分地从所述第一连接表面突出的第一导电组件的第一器件；提供具有第二连接表面和至少从所述第二连接表面暴露出的第二导电组件的第二器件；对所述第一导电组件或所述第二导电组件实施蚀刻以获得位于所述第一导电组件的顶面或所述第二导电组件的顶面上方的至少一个尖端；在恒温下连接所述第一导电组件和所述第二导电组件。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1是根据本发明的一些实施例的半导体封装件的截面。

图2是根据本发明的一些实施例的半导体封装件的连接区域的放大图。

图3是根据本发明的一些实施例的半导体封装件的连接区域的放大图。

图4是根据本发明的一些实施例的半导体封装件的截面。

图5是根据本发明的一些实施例的半导体封装件的截面。

图6是根据本发明的一些实施例的半导体封装件的截面。

图7是根据本发明的一些实施例的半导体封装件的连接区域的放大图。

图8示出了根据本发明的一些实施例的半导体封装件的连接区域相对于时间的变形工艺。

图9示出了根据本发明的一些实施例的半导体封装件的连接区域相对于时间的变形工艺。

图10至图16示出了根据本发明的一些实施例的用于制造半导体封装件的操作的局部截面。

图17A至图17D是根据本发明的一些实施例的蚀刻操作之后的导电组件的截面。

图18至图22示出了根据本发明的一些实施例的用于制造半导体封装件的操作的局部截面。

具体实施方式