[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，其中半导体结构包括：贯穿位于相邻晶体管区之间的第一介质层、隔离结构以及绝缘材料层的第一开口；填充满第一开口的第一导热层，第一导热层材料的热传导率大于隔离结构材料的热传导率；位于掺杂区表面且还贯穿第一介质层的第零导电插塞；位于第一介质层上方且与第零导电插塞电连接的第零层导电层；位于第一介质层上方且覆盖第零层导电层的第二介质层，第二介质层内形成有与第零层导电层电连接的互连结构；与第二介质层表面以及顶层导电层表面相键合的载体晶圆；贯穿绝缘材料层的通孔，且通孔还与互连结构电连接；填充满通孔的底层导电插塞。本发明改善半导体结构自加热效应问题，改善半导体结构的电学性能。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的进步，集成电路朝向高集成度、高速度和低功耗的趋势发展，体硅(Bulk Silicon)衬底以及体硅器件(基于体硅衬底制造的器件)的工艺正接近物理极限，在进一步减小集成电路特征尺寸方面遇到严峻挑战。目前业界认为绝缘体上硅(SOI：Silicon on Insulator)衬底以及SOI器件为取代体硅以及体硅器件的最佳方案之一。

SOI衬底是一种用于集成电路制造的衬底，与目前大量应用的体硅衬底相比，SOI衬底具有很多优势：采用SOI衬底制成的集成电路的寄生电容小、集成度高、短沟道效应小、速度快，并且还可以实现集成电路中元器件的介质隔离，消除了体硅集成电路中的寄生闩锁效应。

三维集成电路(3D IC：Three-Dimensional Integrated Circuit)是利用先进的芯片堆叠技术制备而成，其是将具不同功能的芯片堆叠成具有三维结构的集成电路。相较于二维结构的集成电路，三维集成电路的堆叠技术不仅可使三维集成电路信号传递路径缩短，还可以使三维集成电路的运行速度加快；简言之，三维集成电路的堆叠技术具有以下优点：满足半导体器件更高性能、更小尺寸、更低功耗以及更多功能的需求。

根据三维集成电路中芯片间的连接方法的不同，使堆叠的芯片能互连的技术分为金属引线键合(Wire Bonding)以及倒装芯片键合(Wafer Bonding)。其中，倒装芯片键合技术具有比金属引线键合技术更短的电连接路径，能够提供更优良的热特性、电特性以及更小的结构尺寸，因此倒装芯片键合技术是目前热门的关键技术之一，以实现不同芯片之间的临时性或永久性的粘结。

倒装芯片键合技术的键合类型包括：硅-硅直接键合技术、硅-玻璃静电键合技术以及金属-金属键合技术，其中，金属-金属键合技术是研究的重点之一。金属-金属键合是指通过纯金属或合金，依靠金属间、金属与晶圆表面间的扩散、金属熔融等作用使两个晶圆面对面的键合在一起。

然而，现有技术在将采用SOI衬底形成的半导体器件与其他衬底(或晶圆)键合后，形成的半导体结构的电学性能有待提高。

发明内容

本发明解决的问题是提供一种半导体结构以及半导体结构的形成方法，改善半导体结构的自加热效应问题，降低半导体结构的内部温度，从而改善半导体结构的电学性能。