[发明专利]半导体元件及其制作方法

说明书

技术领域

本发明涉及一种制作半导体元件的方法，尤其是涉及一种于基底中形成具有硅锗锡合金的外延层的方法。

背景技术

为了能增加半导体结构的载流子迁移率，可以选择对于栅极通道施加压缩应力或是伸张应力。举例来说，若需要施加的是压缩应力，现有技术常利用选择性外延成长(selectiveepitaxialgrowth,SEG)技术于一硅基底内形成晶格排列与该硅基底相同的外延结构，例如硅锗(silicongermanium,SiGe)外延结构。利用硅锗外延结构的晶格常数(latticeconstant)大于该硅基底晶格的特点，对P型金属氧化物半导体晶体管的通道区产生应力，增加通道区的载流子迁移率(carriermobility)，并用于增加金属氧化物半导体晶体管的速度。反之，若是N型半导体晶体管则可选择于硅基底内形成硅碳(siliconcarbide,SiC)外延结构，对栅极通道区产生伸张应力。

前述方法虽然可于某种程度下提升通道区的载流子迁移率，却无法在半导体元件尺寸持续缩小的趋势下更加有效地提升元件的应变(strain)，降低源极/漏极区域的电阻值，以及达到满意的驱动电流(drivingcurrent)。因此，如何改良现有制作工艺技术以解决现有瓶颈即为现今一重要课题。

发明内容

为解决上述问题，本发明优选实施例公开一种制作半导体元件的方法。首先提供一基底，该基底上设有一栅极结构，然后形成一第一外延层、一第二外延层以及一硅化金属层于邻近该栅极结构的该基底中，其中该第一外延层、该第二外延层及该硅化金属层包含硅锗锡的合金。

本发明另一实施例公开一种半导体元件，包含：一基底；一栅极结构设于基底上；一第一外延层设于邻近栅极结构的基底中；一第二外延层设于第一外延层上；以及一硅化金属层设于第二外延层上，其中第一外延层、第二外延层及硅化金属层包含硅锗锡的合金。

附图说明

图1至图4为本发明优选实施例制作一半导体元件的示意图。

主要元件符号说明

12基底14栅极结构

16栅极介电层18栅极材料层

20硬掩模22偏位间隙壁

24轻掺杂漏极26凹槽

28第一外延层30第二外延层

32第三外延层34硅化金属层

具体实施方式

请参照图1至图4，图1至图4为本发明优选实施例制作一半导体元件的示意图。如图1所示，首先提供一基底12，然后于基底上形成至少一栅极结构14。在本实施例中，形成栅极结构14的方式优选依序形成一栅极介电层、一栅极材料层以及一硬掩模于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分的硬掩模、栅极材料层与栅极介质层，然后剥除图案化光致抗蚀剂，以于基底12上形成至少一由图案化的栅极介电层16、图案化的栅极材料层18以及图案化的硬掩模20所构成的栅极结构14。在本实施例中，栅极结构14的数量虽以单颗为例，但不局限于此，

在一实施例中，基底12例如是硅基底、外延硅基底、碳化硅基底或硅覆绝缘(silicon-on-insulator,SOI)基底等的半导体基底，但不以此为限。栅极介电层16可包含二氧化硅(SiO2)、氮化硅(SiN)或高介电常数(highdielectricconstant,high-k)材料；栅极材料层18可包含金属材料、多晶硅或金属硅化物(silicide)等导电材料；硬掩模20则包含二氧化硅、氮化硅、碳化硅(SiC)或氮氧化硅(SiON)等，但不以此为限。另外，在一实施例中，硬掩模20可进一步包含一第一硬掩模及第二硬掩模，其可分别包含氧化硅及氮化硅，此变化型也属本发明所涵盖的范围。

此外，在一实施例中，还可选择预先在基底12中形成多个掺杂阱(未绘示)或多个作为电性隔离之用的浅沟槽隔离(shallowtrenchisolation,STI)。并且，本实施例虽以平面型晶体管为例，但在其他变化实施例中，本发明的半导体制作工艺也可应用于非平面晶体管，例如是鳍状晶体管(Fin-FET)，此时，图1所标示的元件12即相对应代表为形成于一基底上的鳍状结构。

然后分别在栅极结构14侧壁形成一间隙壁，例如偏位间隙壁22，并选择性进行一轻掺杂离子注入，利用约930℃温度进行一快速升温退火制作工艺活化注入基底12的掺杂，以于偏位间隙壁两侧的基底12中分别形成一轻掺杂漏极24。