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[发明专利]半导体装置及其制造方法-CN202310727522.0在审
发明人：潘育麒;林冠玮;林群能;汪于仕;叶明熙;黄国彬 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-06-19 - 公布日： 2023-10-27 - 主分类号： H01L29/49 文献下载
摘要：半导体装置包含多个鳍结构，设置于基底上方，以及功函数合金层，设置于多个鳍结构的每一者上方，多个鳍结构包含第一鳍结构及第二鳍结构，功函数合金层的第一部分中的第一元素的含量不同于功函数合金层的第二部分中的第一元素的含量，第一部分设置于第一鳍结构上方，第二部分设置于第二鳍结构上方。
半导体装置及其制造方法

[发明专利]多堆叠半导体器件-CN202310449600.5在审
发明人：尹承灿;白在职;曹健浩;洪炳鹤;徐康一 -专利权人：三星电子株式会社
申请日： 2023-04-24 - 公布日： 2023-10-27 - 主分类号： H01L29/49 文献下载
摘要：提供了一种多堆叠半导体器件，其包括：衬底；下场效应晶体管，其中下沟道结构被包括下功函数金属层和下栅电极的下栅极结构围绕；以及上场效应晶体管，其中上沟道结构被包括上功函数金属层和上栅电极的上栅极结构围绕，其中下栅电极和上栅电极中的每个包括金属或金属化合物，以及其中下栅电极包括多晶硅(poly‑Si)或包含掺杂剂的多晶硅，上栅电极包括金属或金属化合物。
堆叠半导体器件

[发明专利]具有偶极膜的MOSFET栅极工程-CN202280013713.4在审
发明人：杨勇;斯里尼瓦斯·甘迪科塔;史蒂文·C.H·洪;曼德亚姆·斯里拉姆;杰奎琳·S·阮奇;杨逸雄 -专利权人：应用材料公司
申请日： 2022-02-08 - 公布日： 2023-10-20 - 主分类号： H01L29/49 文献下载
摘要：一种在基板上的金属栅极堆叠包括：在基板上的界面层；在界面层上的高K金属氧化物层，高κ金属氧化物层包括邻接界面层的偶极区，偶极区包括铌(Nb)；在高κ金属氧化物层上的高κ金属氧化物盖层；在高κ金属氧化物盖层之上的正金属氧化物半导体(PMOS)功函数材料；及在PMOS功函数材料之上的栅极电极。通过驱使Nb基膜的Nb物种进入高K金属氧化物层以形成偶极区而形成偶极区。
具有偶极膜 mosfet 栅极工程

[发明专利]一种二极管芯片多层金属化层的制作方法-CN201910817503.0有效
发明人：王光磊;袁正刚;王宏;钟俊 -专利权人：中国振华集团永光电子有限公司（国营第八七三厂）
申请日： 2019-08-30 - 公布日： 2023-08-04 - 主分类号： H01L29/49 文献下载
摘要：本发明提供的一种二极管芯片多层金属化层；包括基底，所述基底上制作有二氧化硅层，所述二氧化硅层上扩散有PI层，所述二氧化硅层和PI层中心制作有金属层，所述金属层为铝钛金多金层。本发明采用铝钛金多层金属化层，克服了金属化层与芯片的硅表面及表面二氧化硅膜粘附性差、顶层金属易氧化等不足，且金属化层刻蚀过程工艺简单，不会出现刻蚀速率差异较大导致的金属化层钻蚀及翘曲等不良现象，且各层金属的热匹配性好，在后续的高温钎焊过程中不出现起皮，翘曲等异常情。
一种二极管芯片多层金属化制作方法

[发明专利]用于宽带隙半导体功率器件的原位掺杂的半导体栅电极的系统和方法-CN201780011738.X有效
发明人： T·B·格尔济卡 -专利权人：通用电气公司
申请日： 2017-01-10 - 公布日： 2023-07-28 - 主分类号： H01L29/49 文献下载
摘要：在一个实施例中，一种宽带隙半导体功率器件包括：宽带隙半导体衬底层；设置在所述宽带隙半导体衬底层上的外延半导体层；直接设置在所述外延半导体层的一部分上的栅极介电层；以及直接设置在所述栅极介电层上的栅电极。所述栅电极包括直接设置在所述栅极介电层上的原位掺杂的半导体层；以及直接设置在所述原位掺杂的半导体层上的含金属层。
用于宽带半导体功率器件原位掺杂电极系统方法

[发明专利]包含侧壁阻障层的半导体电子器件及其制造方法-CN202180077444.3在审
发明人：金勋;R·G·曼利 -专利权人：康宁股份有限公司
申请日： 2021-11-10 - 公布日： 2023-07-18 - 主分类号： H01L29/49 文献下载
摘要：本公开包含半导体器件，该半导体器件包括：基板，该基板包含器件表面；以及图案化金属电极，该图案化金属电极设置在该基板上。该图案化金属电极由铜、金及银中之一者或多者形成。该图案化金属电极包括靠近该基板的下表面、上表面及在该下表面与该上表面之间延伸的侧壁，侧壁阻障层在该侧壁上延伸。该侧壁阻障层可以是氧化锰阻障层。
包含侧壁阻障半导体电子器件及其制造方法

[发明专利]半导体结构及其形成方法-CN201811509633.X有效
发明人：常荣耀;纪世良;乌李瑛 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2018-12-11 - 公布日： 2023-07-14 - 主分类号： H01L29/49 文献下载
摘要：一种半导体结构及其形成方法，其中形成方法包括：提供基底，基底包括相邻的第一区和第二区，第二区与第一区相互分立；分别在基底第一区和第二区表面形成伪栅结构；在所述基底表面形成介质层，介质层顶部低于伪栅结构顶部，介质层覆盖伪栅结构部分侧壁；在介质层表面形成第一保护层和第二保护层，第一保护层与第二保护层材料不同，第二保护层与伪栅结构顶部材料不同；去除伪栅结构，在介质层、第一保护层和第二保护层内形成初始伪栅开口；在初始伪栅开口内和第二保护层表面形成栅结构膜，栅结构膜充满初始伪栅开口；平坦化栅结构膜，直至暴露出第一保护层，在介质层和第一保护层内形成伪栅开口和位于伪栅开口内的栅极结构。所形成的器件性能好。
半导体结构及其形成方法

[发明专利]半导体装置-CN202310258441.0在审
发明人：松林大介;篠原聪始;关根航 -专利权人：株式会社半导体能源研究所
申请日： 2013-11-19 - 公布日： 2023-06-02 - 主分类号： H01L29/49 文献下载
摘要：本发明提供一种半导体装置，其中能够抑制随着晶体管的微型化而变得更显著的电特性的劣化。该半导体装置包括：氧化物半导体叠层，其中在衬底上从衬底一侧依次层叠有第一氧化物半导体层、第二氧化物半导体层及第三氧化物半导体层；接触于氧化物半导体叠层的源电极层及漏电极层；在氧化物半导体叠层、源电极层及漏电极层上的栅极绝缘膜；以及在栅极绝缘膜上的栅电极层。第一氧化物半导体层包括第一区域。栅极绝缘膜包括第二区域。在TS1表示第一区域的厚度且TG1表示第二区域的厚度时，TS1≥TG1。
半导体装置

[发明专利]半导体结构的制作方法及半导体结构-CN202111202940.5在审
发明人：刘志拯 -专利权人：长鑫存储技术有限公司
申请日： 2021-10-15 - 公布日： 2023-04-21 - 主分类号： H01L29/49 文献下载
摘要：本公开提供一种半导体结构的制作方法及半导体结构，半导体结构的制作方法包括，提供基底，基底内形成有沟道；形成栅极导电层，栅极导电层覆盖部分沟道；形成半导体掺杂层，半导体掺杂层填充沟道，且覆盖栅极导电层，半导体掺杂层靠近栅极导电层的顶面的一侧的掺杂浓度和半导体掺杂层远离栅极导电层的顶面的一侧的掺杂浓度不同。在本公开中，半导体结构的栅极导电层和沟道的功函数差异较大，半导体掺杂层中的半导体掺杂材料和沟道的功函数差异小，半导体结构靠近沟道的底部的阈值电压大，而靠近基底顶面的阈值电压小，能够避免发生栅极诱导漏极漏电。
半导体结构制作方法

[发明专利]SOI-LDMOS器件及其制作方法-CN202211492107.3在审
发明人：肖莉;陈天;王黎;陈华伦 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-11-25 - 公布日： 2023-04-04 - 主分类号： H01L29/49 文献下载
摘要：本申请涉及半导体集成电路制造技术领域，具体涉及一种SOI‑LDMOS器件及其制作方法。其中，SOI‑LDMOS器件包括：由下至上依次层叠的衬底层、埋氧层和外延层，外延层中形成漂移区；漂移区的两侧形成源极区和漏极区；漂移区上形成掺杂多晶硅场极板，掺杂多晶硅场极板与漂移区之间形成纵向异型结，在器件处于关断状态时，纵向异型结被耗尽；掺杂多晶硅场极板的一端与源极区接触交叠形成纵向同型结；掺杂多晶硅场极板的另一端掺入第一导电类型杂质形成第一导电类型掺杂区，掺杂多晶硅场极板的主体部分与第一导电类型掺杂区形成横向异型结，掺杂多晶硅场极板通过异型结与漏极区的金属电极之间接触。其中，制作方法用于制作上述SOI‑LDMOS器件。
soi ldmos 器件及其制作方法

[发明专利]用于电气接触区域的阻挡层-CN202180040793.8在审
发明人： D·J·里克腾沃纳;E·R·范布伦特 -专利权人：沃孚半导体公司
申请日： 2021-04-26 - 公布日： 2023-03-28 - 主分类号： H01L29/49 文献下载
摘要：功率开关装置包括：半导体层结构，该半导体层结构包括有源区域和非有源区域，有源区域包括多个单位单元，并且非有源区域包括半导体层结构上的栅极焊盘以及在栅极焊盘上并电连接到栅极焊盘的栅极接合焊盘；在栅极焊盘和栅极接合焊盘之间的隔离层；以及在栅极焊盘和隔离层之间的阻挡层。
用于电气接触区域阻挡

[发明专利]半导体结构及其制造方法-CN202111080654.6在审
发明人：彭德轩;任楷;周美媛 -专利权人：华邦电子股份有限公司
申请日： 2021-09-15 - 公布日： 2023-03-21 - 主分类号： H01L29/49 文献下载
摘要：本发明提供一种半导体结构及其制造方法。此半导体结构包括一基底以及设置于基底内的一埋入式闸极结构。埋入式闸极结构包括一闸极介电层，位于基底中的沟槽的侧壁和底面上；一阻障层，位于沟槽中且位于闸极介电层的侧壁和底面上；一第一功函数层，位于沟槽中且包括一主体部和位于主体部上并连接主体部的一突起部；一第二功函数层，位于第一功函数层的突起部的两侧；以及一绝缘层，位于沟槽中且位于第一功函数层的突起部及第二功函数层上。其中阻障层围绕主体部的侧壁和底面，突起部的顶面面积小于突起部的底面面积。本发明的半导体结构及其制造方法，能够改善传统容易产生的闸极引发漏极漏电流的问题。
半导体结构及其制造方法

[发明专利]水平环绕式栅极元件纳米线气隙间隔的形成-CN201780025153.3有效
发明人：孙世宇;纳姆·孙·基姆;邴希·孙·伍德;吉田娜奥米;龚盛钦;金苗 -专利权人：应用材料公司
申请日： 2017-03-21 - 公布日： 2023-02-21 - 主分类号： H01L29/49 文献下载
摘要：本公开内容提供一种使用期望材料形成用于半导体晶片的水平环绕式栅极(hGAA)结构场效应晶体管(FET)的纳米线结构的设备与方法。一个范例中，一种形成纳米线结构的方法包括将介电材料沉积在堆叠的第一侧与第二侧上。堆叠可包括重复多对的第一层与第二层。第一侧与第二侧相对，且第一侧与第二侧具有形成于第一侧与第二侧中的一个或多个凹部。该方法包括从堆叠的第一侧及第二侧移除介电材料。介电材料保留在一个或多个凹部中。该方法包括沉积应力源层及在应力源层与堆叠的第一侧及所述第二侧之间形成一个或多个侧隙。
水平环绕栅极元件纳米线气隙间隔形成

[发明专利]半导体结构及其形成方法-CN202211045210.3有效
发明人：廖昱程;刘文杰;文浚硕 -专利权人：睿力集成电路有限公司
申请日： 2022-08-30 - 公布日： 2023-01-31 - 主分类号： H01L29/49 文献下载
摘要：本公开实施例涉及半导体技术领域，目前由于存储单元尺寸的不断缩小，栅极沟道的长度也随之缩减，导致栅极的控制能力越来越弱，因此，本公开实施例提供一种半导体结构及其形成方法，其中，半导体结构包括：位于衬底上的栅极结构；栅极结构包括至少两层栅极导电层；至少两层栅极导电层具有相同的组分和不同的特征参数；特征参数包括厚度、组分含量或形状中的至少一种。不同厚度、不同组分含量或者不同形状使得栅极结构中的各个栅极导电层的功函数、阈值电压均变得可调，从而可以有效地减小半导体结构的栅极感应漏极漏电流，提高半导体结构的性能。
半导体结构及其形成方法

[发明专利]一种具有P型栅的增强型MIS栅控功率器件-CN202211249368.2在审
发明人：易波;张芷宁;徐艺 -专利权人：电子科技大学
申请日： 2022-10-12 - 公布日： 2022-12-30 - 主分类号： H01L29/49 文献下载
摘要：本发明属于功率半导体技术领域，涉及高压半导体器件，具体提供一种具有P型栅的增强型MIS栅控功率器件，用以克服现有Fin‑gate器件存在的如Fin宽度较窄、工艺难度高、阈值电压低等缺点。本发明在Fin‑gate结构的宽禁带或超宽禁带功率半导体器件中，首次采用P型宽禁带半导体区作为栅极导体，利用P型宽禁带半导体的功函数比金属高得多的特性，深度耗尽两个gate之间的半导体区，提高沟道区电子势垒，从而获得高阈值电压；并且，基于该结构，Fin的宽度能够比传统结构更宽，从而降低工艺难度，降低制作成本。最终，本发明具有P型栅的增强型MIS栅控功率器件具有阈值电压高、击穿电压高、Fin宽度大、制备工艺简单及成本低等优点。
一种具有增强 mis 功率器件

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