[发明专利]内埋图形衬底及其制造方法及半导体封装结构

说明书

本发明涉及一种内埋图形衬底及其制造方法及半导体封装。所述内埋图形衬底包括衬底本体、第一线路层、多个导电通道及第二线路层。所述第一线路层内埋于所述衬底本体的第一表面中且显露于所述衬底本体的第一表面。所述第一线路层包括彼此间隔开的多个个别接垫。所述导电通道位于所述衬底本体的一通孔中且彼此间隔开。每一导电通道连接每一个别接垫及所述第二线路层。

技术领域

本发明涉及一种衬底及其制造方法及半导体封装结构。具体地说，本发明涉及一种内埋图形衬底及其制造方法，以及包含所述内埋图形衬底的半导体封装结构。

背景技术

常规内埋图形衬底中，位于最外层的线路层内埋于衬底本体的表面，且显露于所述基材本体的表面。所述衬底本体更包括导电通道(Via)，其贯穿所述衬底本体。所述线路层包括多个导电迹线接垫(Conductive Trace Pad)及至少一个导电通道接垫(Via Pad)，所述导电通道连接所述导电通道接垫。所述导电迹线接垫的直径通常为25μm，然而，所述导电通道接垫的直径通常为120μm。所述导电通道接垫显然过大，且只能传递一种信号，严重占用电路布局的空间，而无法达到细间距(Fine Pitch)的需求。

发明内容

本发明的一方面涉及一种内埋图形衬底。在一实施例中，所述内埋图形衬底包括衬底本体、第一线路层、多个导电通道及第二线路层。所述衬底本体具有第一表面、第二表面及至少一个通孔。所述第一线路层内埋于所述衬底本体的第一表面，且显露于所述衬底本体的第一表面。所述第一线路层包括多个个别接垫，所述个别接垫彼此间隔一间隙。所述导电通道位于同一通孔中，所述导电通道彼此间隔一间隙，且每一导电通道连接每一个别接垫。所述第二线路层位于所述衬底本体的第二表面上，所述导电通道连接到所述第二线路层，其中每一导电通道、每一个别接垫及所述第二线路层形成导电组件，所述导电组件具有第一部分及第二部分，其中所述第一部分与所述第二部分不对称。

在本实施例中，原本为所述第一线路层的一个导电通道接垫(Via Pad)被分割成多个个别接垫，且不同的个别接垫可通过不同的导电通道而电连接到所述第二线路层的不同导电区域，而可传递多种信号。因此，可增加电路布局的弹性(增加线路密度)，而达到细间距(Fine Pitch)的需求。

本发明的另一方面涉及一种半导体封装结构。在一实施例中，所述半导体封装结构包括内埋图形衬底及芯片。所述内埋图形衬底包括衬底本体、第一线路层、多个导电通道及第二线路层。所述衬底本体具有第一表面、第二表面及至少一个通孔。所述第一线路层内埋于所述衬底本体的第一表面，且显露于所述衬底本体的第一表面。所述第一线路层包括多个个别接垫，所述个别接垫彼此间隔一间隙。所述导电通道位于同一通孔中，所述导电通道彼此间隔一间隙，且每一导电通道连接每一个别接垫。所述第二线路层位于所述衬底本体的第二表面上，所述导电通道连接到所述第二线路层，其中每一导电通道、每一个别接垫及所述第二线路层形成导电组件，所述导电组件具有第一部分及第二部分，其中所述第一部分与所述第二部分不对称。所述芯片面对所述衬底本体的第一表面，且电性连接到所述第一线路层。

本发明的另一方面涉及一种内埋图形衬底的制造方法。在一实施例中，所述制造方法包括以下步骤：(a)在载体上形成第一线路层，所述第一线路层包括多个个别接垫，所述个别接垫彼此间隔一间隙；(b)在所述载体上形成衬底本体，以覆盖所述第一线路层；(c)形成通孔以贯穿所述衬底本体，且显露所述个别接垫；及(d)形成第一金属，以在所述通孔中形成多个导电通道，每一导电通道连接每一个别接垫。

附图说明

图1显示本发明半导体封装结构的一实施例的剖视示意图。

图2显示图1中沿着2-2的剖视图。

图3显示图1中沿着3-3的剖视图。

图4到图13A显示本发明内埋图形衬底的制造方法的一实施例的示意图。

图14显示本发明半导体封装结构的制造方法的一实施例的示意图。