[发明专利]半导体封装构造及其制造方法

说明书

技术领域

本发明是有关于一种半导体封装构造及其制造方法，特别是有关于一种堆叠数个芯片的半导体封装构造及其制造方法。

背景技术

堆叠式封装构造(Package on Package，PoP)是一种很典型的立体式封装构造，将两个独立封装完成的封装体，加以堆叠形成单一封装构造，用以增加单一封装构造的电性功能，并节省印刷电路基板上进行表面固定技术(SMT)时的使用空间。

举例来说，在一种现有堆叠式封装构造中，一上封装体堆叠在一下封装体上，且上、下封装体分别包含一基板及形成在基板上的一封装胶体，所述下封装体的封装胶体中设置数个锡球且环绕设置在下封装体的芯片外围，利用所述锡球可使上、下封装体的基板形成电性连接，然而，由于现有的锡球尺寸较大，使得锡球彼此间距也较大，故不仅限制上封装体电性连接下封装体的锡球数量，且下封装体也会受到锡球配置的位置而局限尺寸大小。

再者，另一种现有堆叠式封装构造则是将两颗芯片堆叠在基板上，以封装胶体加以包覆，并利用形成在封装胶体中的接线，连接下芯片上端面的接脚与基板电性连接，不过，所述堆叠式封装构造仍遇到一些问题：堆叠在上面的芯片(例如：内存芯片，Memory Die)的面积必须小于堆叠在下面的芯片(例如：逻辑芯片，Logic Die)的面积，才能够利用所述接线连接所述芯片的接脚与所述基板电性连接，此种设计不仅限制上方的内存芯片必须小于下方的逻辑芯片的设计，且上下芯片间的电性传导路径也会有所局限。

故，有必要提供一种封装构造，以解决现有技术所存在的问题。

发明内容

有鉴于此，本发明提供一种半导体封装构造及其制造方法，以解决数个芯片受到彼此尺寸大小的限制及接脚数量有限的问题。

本发明的主要目的在于提供一种半导体封装构造，其可以通过薄型线路转接层的设计，克服数个堆叠芯片受到彼此尺寸大小限制的问题，再者，利用导电端子彼此间的间距相对较小，不仅可提高接脚的数量，更可以大幅减少半导体封装构造的整体尺寸，同时提高散热效能。

为达成本发明的前述目的，本发明一实施例提供一种半导体封装构造，所述半导体封装构造包含一薄型线路转接层、一第一芯片、数个电性连接单元、一封装胶体及一基板，所述薄型线路转接层具有一第一表面，及数个形成于所述第一表面上的导电端子；所述第一芯片设置在所述薄型线路转接层上并与所述导电端子电性连接；所述电性连接单元设置在所述薄型线路转接层上且环绕在所述第一芯片外，且所述电性连接单元与所述导电端子电性连接；所述封装胶体形成于所述薄型线路转接层上并至少部分包覆所述第一芯片与电性连接单元；所述基板设置在所述封装胶体上并与所述电性连接单元电性连接。

再者，本发明另一实施例提供一种半导体封装构造的制造方法，首先，提供一承载板；接着，在所述承载板上形成一薄型线路转接层，所述薄型线路转接层具有一第一表面，及一相对的第二表面；之后，所述第一表面具有数个导电端子，及数个贯穿所述第一及第二表面的导通孔；接着，将数个电性连接单元形成在所述薄型线路转接层的第一表面，并与所述导电端子电性连接；再来，将一第一芯片设置于所述薄型线路转接层的第一表面并与所述导电端子及导通孔电性连接，所述电性连接单元环绕在所述第一芯片外；接着，将一封装胶体形成于所述薄型线路转接层的第一表面，使所述封装胶体至少部分包覆所述第一芯片与电性连接单元；最后，将一基板设置于所述封装胶体上，并与所述电性连接单元电性连接。

为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：

附图说明

图1是本发明一实施例半导体封装构造的示意图。

图2是本发明另一实施例半导体封装构造的示意图。

图3是本发明又一实施例半导体封装构造的示意图。

图4A至图4F是本发明图1半导体封装构造的制造方法的流程示意图。

图5A至图5B是本发明图3半导体封装构造的制造方法的流程示意图。

具体实施方式

以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。再者，本发明所提到的方向用语，例如「上」、「下」、「顶」、「底」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」、「周围」、「中央」、「水平」、「横向」、「垂直」、「纵向」、「轴向」、「径向」、「最上层」或「最下层」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。