[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种封装技术，尤指一种半导体封装件及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为了满足半导体封装件微型化（miniaturization）的封装需求，朝降低承载芯片的封装基板的厚度发展。

早期半导体封装件的制法中，以具有核心层10的封装基板1提升整体结构的刚性，如图1所示，以利于后续置晶与封装工艺。该封装基板1还包含：形成于该核心层10的相对两侧上的多个介电层11、形成于该介电层11上的线路层12、形成于该介电层11中且电性连接该线路层12的多个导电盲孔13、形成于该最外侧的介电层11上的多个电性接触垫14、形成于该核心层10中且电性连接该线路层12的多个导电通孔100、及形成于该最外侧的介电层11上的防焊层15，且该防焊层15外露该些电性接触垫14。于后续置晶与封装工艺中，先置放一芯片于该防焊层15上，且该芯片借由多个焊线电性连接该些电性接触垫14，再以封装胶体包覆该芯片与焊线。

然而，因该封装基板1具有核心层10，所以该封装基板1的厚度增加，导致半导体封装件的整体厚度增加，而难以符合薄化的需求。再者，因使用该核心层10需制作该导电通孔100，致使导电路径增长，导致信号传递较慢，所以难以符合电子产品的功能需求。

因此，遂发展出无核心层（coreless）的封装基板，以缩短导电路径及降低整体结构厚度，而达到微小化及高频化的需求。

图2A至图2F为现有核心层（coreless）的半导体封装件2的制法的剖视示意图。

如图2A所示，提供一承载结构20，该承载结构20具有相对的第一侧20a与第二侧20b，且该第一侧20a上依序形成有一第一金属层21与一第二金属层22，而该第二侧20b上具有一第三金属层23。其中，该第二金属层22以电镀方式形成于该第一金属层21上。

如图2B所示，形成多个电性连接垫24于该第二金属层22上。

如图2C所示，形成一线路增层结构25于该第二金属层22与该些电性连接垫24上。该线路增层结构25具有至少一介电层250、形成于该介电层250上的线路层251、及形成于该介电层250中的多个导电盲孔252，且该导电盲孔252电性连接该线路层251与电性连接垫24，又该线路层251具有多个电性接触垫253。

接着，形成一绝缘保护层26于该线路增层结构25，且令该些电性接触垫253外露于该绝缘保护层26的表面。

如图2D所示，设置一半导体组件27于该线路增层结构25上，且该半导体组件27借由焊线270电性连接该些电性接触垫253。接着，形成封装胶体28于该绝缘保护层26上，以包覆该半导体组件27。

如图2E所示，借由剥离方式，移除该承载结构20、第一金属层21与第三金属层23。

如图2F所示，借由蚀刻方式，移除该第二金属层22，以外露该些电性连接垫24，以供后续进行植球工艺。实际上，进行蚀刻移除工艺中，会蚀刻该电性连接垫24的部分表面，使该电性连接垫24的部分表面形成不规则微凹陷表面。

然而，于现有制法中，该第二金属层22与电性连接垫24黏接该介电层250的接着力大于该第二金属层22与第一金属层21的接着力，所以当剥离移除该承载结构20、第一金属层21与第三金属层23之后，仍会留下该第二金属层22于该介电层250上，之后需再以蚀刻方式移除该第二金属层22，导致工艺时间冗长，且需使用蚀刻工艺所需的设备及化学药液，因而大幅增加制造成本。

因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺陷，本发明的主要目的在于提供一种半导体封装件及其制法，能节省工艺时间，且可省略蚀刻工艺所需的费用。

本发明的半导体封装件，包括：线路增层结构，其具有相对的第一表面与第二表面，且该线路增层结构包含表面作为该第一与第二表面的至少一介电层、形成于该介电层上的线路层、及形成于该介电层中并电性连接该线路层的多个导电盲孔，且该第一表面上具有电性连接该导电盲孔的多个电性接触垫；多个电性连接垫，其嵌设于该线路增层结构的第二表面上并电性连接该导电盲孔，且该些电性连接垫与该第二表面形成有段差；以及至少一半导体组件，其设于该线路增层结构的第一表面上，且该半导体组件电性连接该些电性接触垫。